28nm 초저전력 아날로그 LIF 뉴런, 1.6 fJ/스파이크 구현

초록

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본 논문은 TSMC 28 nm CMOS 공정으로 구현한 아날로그 Leaky‑Integrate‑and‑Fire(LIF) 뉴런을 제시한다. 250 mV 전원에서 1.61 fJ/스파이크, 34 µm² 면적, 최대 300 kHz 발화 주파수를 달성했으며, 20개 ASIC 샘플에서 일관된 측정값을 얻었다. 회로 모델을 기반으로 한 소프트웨어 시뮬레이션으로 MNIST 데이터셋에 4‑bit 양자화 SNN을 학습시켜 82.5 % 정확도를 기록, 초저전력 엣지 AI 및 이식형 시스템에 대한 가능성을 제시한다.

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상세 분석

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이 연구는 아날로그 뉴런 설계에서 가장 중요한 세 가지 지표—에너지/스파이크, 실리콘 면적, 동작 전압—를 동시에 최적화한 최초의 28 nm 구현 사례이다. 서브쓰레시홀드 영역에서 동작하는 M1‑M2 전류 미러와 C_mem을 이용한 적분 블록은 전류‑전압 변환 효율을 극대화하고, M5‑M8 인버터 쌍을 이용한 스파이크 발생 회로는 전압 임계값 V_th를 미세 조정할 수 있게 한다. 리셋 블록(M3‑M4)과 C_res는 스파이크 후 빠른 방전 경로를 제공해 재설정 시간을 최소화한다. 특히, 누설 전류를 별도 회로 없이 M3‑M4의 서브쓰레시홀드 동작으로 구현함으로써 회로 복잡도와 면적을 크게 줄였다. 전력 소모는 정적 전류와 동적 스파이크 에너지의 합으로 1.61 fJ/스파이크를 기록했으며, 이는 기존 55 nm(3.6 fJ) 및 65 nm(4 fJ) 구현보다 2‑3배 낮은 값이다. 250 mV 저전압에서도 300 kHz의 최대 발화 주파수를 유지할 수 있는 이유는 누설 저항(R_m)과 막전압 상수(τ_m)를 설계 단계에서 최적화한 덕분이다. 측정 결과는 20개의 ASIC에서 평균 1.64 fJ/스파이크와 33.8 µm² 면적을 보이며, PVT 변동에 대한 강인성도 확인되었다. 회로 모델을 파라미터화하여 소프트웨어 시뮬레이션에 적용했을 때, 실제 f‑I 곡선과 거의 일치했으며, 이를 기반으로 서러게이트 그래디언트와 4‑bit 포스트‑트레이닝 양자화를 적용한 SNN을 학습시켰다. MNIST 테스트에서 82.5 % 정확도를 달성했는데, 이는 디지털 ASIC 기반 SNN보다 낮지만, 에너지 효율성(예: 1 pJ/예측)과 면적 효율성을 고려하면 실용적인 수준이다. 본 논문은 아날로그 LIF 뉴런이 고밀도 Neuromorphic SoC 구현에 적합함을 증명하고, 향후 메모리‑인-시스템(NVM)와의 인터페이스, 온칩 학습 메커니즘 통합을 위한 기반을 제공한다.

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