연속 보정이 가능한 FPGA 기반 싱글포톤 타임‑투‑디지털 컨버터

초록

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본 논문은 Zynq‑7020 FPGA에 구현한 TDC(MARTY)를 소개한다. 27 ps FWHM 잔여 지터와 12 Mevent/s 연속 스트리밍을 달성했으며, QKD 시스템에서 발생하는 싱글포톤 이벤트를 이용해 데이터 획득을 중단하지 않고 실시간 보정을 수행한다. 5 °C–80 °C 온도 범위에서도 안정적인 동작을 검증하였다.

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상세 분석

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본 연구는 FPGA 기반 타임‑투‑디지털 컨버터(TDC)의 비선형 보정 문제를 해결하기 위해 ‘steady calibration’이라는 연속 보정 방식을 제안한다. 기존의 정적 코드‑밀도 테스트는 링 오실레이터(Ring Oscillator, RO)를 이용해 균등 분포 신호를 주입하고, 일정 시간(≈30 ms) 동안 데이터 획득을 중단해야 한다는 단점이 있다. 온도 변화나 전압 변동에 따라 지연 라인(TDL)의 각 셀 지연이 비균일하게 변동하므로, 이러한 정적 보정은 장시간 운용 시 정확도가 급격히 저하될 수 있다.

MARTY는 두 단계 보정을 결합한다. 첫 번째는 전통적인 정적 코드‑밀도 테스트를 통해 초기 보정 매개변수를 얻고, 2ⁿ⁷(≈131 k) 이벤트를 수집해 각 셀의 실제 전파 시간을 δtᵢ로 계산한다. 여기서 τ_coarse = 1/f_s ≈ 2.42 ns, N_c ≈ 130 bin을 사용해 해상도 τ_res = τ_coarse/N_c ≈ 19 ps를 얻는다. 두 번째 단계가 핵심인 ‘steady calibration’은 QKD 시스템에서 발생하는 싱글포톤 이벤트를 실시간 히스토그램에 삽입·삭제하면서 히스토그램을 순차적으로 업데이트한다. 새로운 이벤트가 들어오면 가장 오래된 카운트를 삭제하고 최신 카운트를 추가함으로써, 보정 파라미터가 지속적으로 최신 상태를 반영한다. 이 과정은 데이터 흐름을 방해하지 않으며, FPGA 내부의 BRAM을 이중 버퍼링하고 CPU가 DMA를 통해 1 Gbps 이더넷으로 전송하도록 설계돼 12 Mevent/s의 지속 스트리밍을 가능하게 한다.

하드웨어 측면에서 MARTY는 Zynq‑7020의 DSP48을 48‑bit 코스 카운터로 활용해 2⁴⁸ / f_s ≈ 1 주일 동안 오버플로 없이 동작한다. 미세 지연 라인은 36개의 CARRY4 블록(총 144개의 fast‑carry 셀)으로 구성돼, 각 셀의 전파 지연이 10 ps~100 ps 범위에 걸쳐 비선형성을 보인다. 이를 보정하기 위해 코드‑밀도 기반 보정 알고리즘(Adamic et al.)을 채택했으며, ‘버블 에러’(thermometer 코드의 비연속)에도 강인하도록 파이프라인 가산 트리를 사용한다.

온도 실험에서는 5 °C에서 80 °C까지 10 °C 간격으로 30 분씩 측정했으며, 보정 후 잔여 지터는 27 ps 이하로 유지되었다. 이는 기존 FPGA‑TDC가 온도에 따라 수백 피코초까지 지연 변동을 보이는 것에 비해 현저히 개선된 결과이다. 또한, QKD 시연에서는 MARTY를 이용해 1 Gbps 레이트의 싱글포톤 스트림을 처리하면서 키 생성률이 기존 ASIC‑TDC 대비 12 % 향상되는 것을 확인했다.

핵심 기여는 (1) 싱글포톤 이벤트를 활용한 실시간 보정 메커니즘, (2) FPGA 내부 자원을 최소화하면서 다채널 확장이 가능한 설계, (3) 광범위한 온도 환경에서도 안정적인 고해상도 타이밍을 제공한다는 점이다. 한계점으로는 보정 정확도가 입력 이벤트의 통계적 균등성에 의존한다는 점이며, 매우 낮은 광량에서는 히스토그램 업데이트 속도가 보정 수렴을 늦출 수 있다. 향후 연구에서는 다중 채널 간 교차 보정, UltraScale+ FPGA로의 포팅, 그리고 비균일 광 플럭스에 대한 적응형 가중치 보정 알고리즘을 도입할 여지가 있다.

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