대규모 이벤트 기반 신경망을 위한 HiAER‑Spike 하드웨어·소프트웨어 재구성 플랫폼

초록

**
HiAER‑Spike는 FPGA 기반의 모듈형, 재구성 가능한 이벤트‑드리븐 뉴로모픽 컴퓨팅 시스템으로, 1억 6천만 뉴런·400억 시냅스 규모의 스파이킹 신경망을 실시간보다 빠르게 실행한다. 계층적 주소‑이벤트 라우팅(HiAER)과 고대역폭 메모리(HBM)·온‑칩 URAM·BRAM을 활용한 효율적인 네트워크 저장·전달 방식을 결합하고, 파이썬 API를 통해 하드웨어 세부 사항을 추상화한다. 시스템은 NSG 웹 포털을 통해 전 세계 연구자에게 공개되며, CIFAR‑10, DVS 제스처, MNIST, Pong 등 비전·제어 벤치마크에서 높은 성능을 보인다.

**

상세 분석

**
HiAER‑Spike는 기존 뉴로모픽 가속기와 달리 완전 재구성 가능한 FPGA 아키텍처를 핵심으로 삼아, 하드웨어와 소프트웨어가 공동 설계된 스택을 제공한다. 6대의 서버(각 2×32‑core AMD EPYC, 1 TB DRAM, 29 TB SSD)와 40개의 Alpha Data ADM‑PCIE‑9H7 FPGA 보드가 결합돼, 각 보드당 8 GB HBM과 Xilinx XCVU‑37P 로직을 탑재한다. 메모리 대역폭은 460 GB/s 수준이며, 32개의 병렬 코어가 각각 수백만 뉴런을 에뮬레이션한다. 핵심 설계는 ‘회색 물질’(코어 내부의 순차적 업데이트 LIF/ANN 뉴런)과 ‘흰색 물질’(코어·FPGA·서버 간의 계층적 멀티캐스트 버스)로 구분된다.

시냅스 저장은 HBM에 인접 리스트 형태로 구현돼, 포인터와 시냅스 가중치를 동일 슬롯에 정렬함으로써 메모리 사용 효율을 극대화한다. 포인터는 시작 주소와 행 수만을 저장해 주소 폭을 최소화하고, HBM‑BRAM/URAM 간의 데이터 흐름을 두 단계(프리‑시냅스 포인터 로드 → 포스트‑시냅스 전위 업데이트)로 분리한다. 이 구조는 1 ms 이하의 스파이크 타임스탬프 정밀도와 STDP 등 시간 의존 학습을 지원한다.

소프트웨어 측면에서는 C++·파이썬 기반의 hs_api 라이브러리를 제공한다. 사용자는 LIF_neuron, ANN_neuron 클래스를 조합해 뉴런 모델을 정의하고, axon·neuron 딕셔너리와 출력 리스트를 통해 네트워크 토폴로지를 기술한다. 네트워크 컴파일러는 HBM 정렬 제약을 인식해 자동으로 메모리 패킹을 수행하고, PCIe 3.0을 통해 CPU와 FPGA 간 파라미터 전송·학습 업데이트를 수행한다. 또한 로컬 시뮬레이션 모드와 NSG 원격 실행 모드를 동일 API로 전환할 수 있어, 개발·디버깅 비용을 크게 낮춘다.

벤치마크에서는 단일 코어(4 M 뉴런·1 B 시냅스) 기준으로 CIFAR‑10, DVS 제스처, MNIST, Pong 과제에 대해 실시간 혹은 그 이상 속도로 추론을 수행했으며, 스파이킹 CNN·MLP·LeNet‑5 모델을 PyTorch에서 변환해 실행했다. 시스템은 현재 1코어만 사용했음에도 향후 1280배 확장(코어 × FPGA × 서버) 가능성을 제시한다.

비교 대상인 SpiNNaker, Loihi 2, BrainScaleS‑2, IBM NorthPole과 달리, HiAER‑Spike는 공개 접근성을 강조한다. FPGA 기반 재구성 가능성 덕분에 사용자 피드백을 즉시 비트스트림 업데이트로 반영할 수 있으며, 향후 ASIC 설계에 대한 실증 데이터를 제공한다는 전략적 목표를 갖는다. 전체적으로 메모리 효율, 라우팅 지연 최소화, 프로그래머 친화적 API, 그리고 클라우드·엣지 양쪽에서의 활용 가능성을 균형 있게 구현한 점이 가장 큰 강점이다.

**