200 mm 파일럿 라인에서 그래핀 FET 공정 및 분석 최적화

초록

본 논문은 CMOS BEOL 호환성을 갖춘 200 mm 웨이퍼 수준의 그래핀 전계효과트랜지스터(GFET) 제조 공정을 최적화하고, 다양한 테스트 구조와 전기적 분석 방법을 비교하여 이동도, 접촉 저항, 도핑 및 히스테리시스 추출에 미치는 영향을 규명한다. 최적화된 공정은 98 %의 높은 소자 수율과 균일한 도핑, 낮은 히스테리시스, 우수한 이동도를 달성한다.

상세 분석

이 연구는 그래핀 기반 디바이스의 대량 생산을 목표로, 기존의 칩 수준 실험을 넘어 200 mm 웨이퍼 전체에 걸친 공정 제어와 품질 평가 체계를 구축하였다. 먼저, 베어 메탈 백게이트와 바텀 컨택트 공정을 각각 알루미늄/니오븀 나이트라이드(Al/NbN)와 티타늄/골드(Ti/Au)로 전환함으로써 백게이트의 RMS 거칠기를 1.9 nm에서 0.9 nm로, 스텝 높이를 77 nm에서 33 nm로 크게 감소시켰다. 리프트‑오프 방식 도입은 금속 패턴의 가장자리 불연속성을 초래했지만, 이후 공정 개선을 통해 가장자리 높이를 110 nm에서 60 nm 이하로 억제하였다.

그래핀 전이와 패터닝 단계에서는 반건조 전이 방식을 사용하고, 포토리소그래피와 O₂ 플라즈마 식각을 통해 채널을 정의하였다. 특히, 1‑층과 2‑층 레지스트(AZ5214와 PMGI+AZ5214) 패터닝을 비교한 결과, 2‑층 레지스트가 그래핀 표면에 남는 잔류물 양을 현저히 감소시켜 도핑 균일성을 향상시켰다. 이는 후속 캡슐화 단계에서 1 nm 알루미늄 시드층을 산화시킨 뒤 ALD Al₂O₃(50 nm)와 PECVD Si₃N₄(100 nm)으로 보호함으로써 실현되었다.

전기적 특성 평가를 위해 GFET, 게이트‑TLM(gTLM), 게이트‑CBK(gCBK) 및 MIM/MIS 커패시터 등 네 종류의 테스트 구조를 설계하고, 자동 프로브 스테이션과 반도체 파라미터 분석기를 이용해 웨이퍼 전역에서 5 µm~50 µm 길이와 폭을 가진 소자를 측정하였다. gTLM 구조는 채널 길이에 따른 총 저항(R_total)을 선형 피팅하여 시트 저항(R_sh)과 접촉 저항(R_c)을 동시에 추출했으며, 이를 바탕으로 Drude 모델을 적용해 이동도(μ)를 계산하였다. 여기서 게이트 정전용량 C_g는 별도 커패시터 테스트를 통해 실험적으로 측정했으며, C_g≈1.45 × 10⁻³ F/m²로 확인되어 이론값 대비 정확한 μ 추정이 가능했다.

접촉 저항은 gCBK 구조를 이용해 직접 측정했으며, 전류 I와 전압 V₃₄ 사이의 비례 관계를 통해 R_c를 구하고, 채널 폭으로 정규화한 특정 접촉 저항(Ω·µm)값을 도출했다. 두 방법(gTLM vs gCBK)의 결과는 10 % 이내의 차이를 보이며, 측정 방법 선택에 따라 추정값이 변동될 수 있음을 강조한다. 이동도는 전자와 정공 각각 -1 × 10¹² cm⁻²와 +1 × 10¹² cm⁻²에서 최대값을 취했으며, gTLM 기반 Drude 계산과 직접 전도도(σ) 기반 계산, 그리고 DTM(Direct Transconductance Method) 결과가 서로 일관성을 유지했다.

도핑 수준은 Dirac 포인트 전압(V_Dirac)의 분포를 통해 평가했으며, 웨이퍼 전체에서 V_Dirac 변동이 ±0.2 V 이내로 매우 균일했다. 히스테리시스는 게이트 전압을 앞뒤로 스윕하면서 V_Dirac 이동량을 전체 전압 범위로 정규화한 값으로 정의했으며, 평균 히스테리시스는 0.05 V 이하로 낮았다. 최종적으로, 온/오프 비가 5배 이상, 채널 저항이 1 MΩ 미만, 누설 전류가 10 nA 이하인 소자를 기준으로 98 %의 양품 수율을 달성했다.

이와 같이, 공정 단계별 물리적 특성(거칠기, 스텝, 잔류물)과 전기적 파라미터(μ, R_c, 도핑, 히스테리시스)를 연계하여 최적화함으로써, CMOS BEOL 환경에서도 신뢰성 높은 GFET를 대량 생산할 수 있는 기반을 제시하였다.