동적 데이터 흐름을 지배하는 차세대 SIMD 아키텍처, Canon

초록

Canon은 행별 프로그래머블 FSM으로 메타데이터를 실시간 제어 신호로 변환하고, 명령을 시간 지연형 SIMD 방식으로 전파해 제어 오버헤드를 최소화한다. 2D 메쉬 PE 배열과 동적 회로 스위치 NoC를 결합해 정규·불규칙 워크로드 모두에서 특화 가속기 수준의 성능과 일반‑프로세서 수준의 유연성을 제공한다.

상세 분석

본 논문은 기존 특화 가속기와 프로그래머블 아키텍처 사이의 성능·유연성 격차를 해소하기 위해 두 가지 핵심 메커니즘을 제시한다. 첫 번째는 행 단위로 배치된 경량 FSM 오케스트레이터이다. 컴파일 단계에서 고수준 데이터 흐름을 분석해 FSM의 상태와 전이 테이블을 비트스트림 형태로 생성하고, 런타임에는 입력 메타데이터(예: 희소 좌표)와 이웃 PE로부터 전달되는 메시지를 트리거로 삼아 동적으로 명령을 발행한다. 이를 통해 정규적인 연산은 정적 매핑으로 처리하고, 불규칙적인 부분만 동적 제어에 국한시켜 제어 비용을 크게 절감한다. 두 번째 혁신은 “시간 지연 SIMD”(time‑lapsed SIMD) 실행 모델이다. 전통적인 SIMD가 한 사이클에 전체 PE에 동일 명령을 브로드캐스트하는 반면, Canon은 명령을 파이프라인 형태로 3 사이클 지연시켜 행의 첫 번째 PE에서 시작된 명령이 순차적으로 뒤의 PE에 전달된다. 결과적으로 각 PE는 서로 다른 시점에 서로 다른 데이터에 동일 연산을 수행하므로, 연산 흐름은 시간 축에 따라 “진화”한다. 이 설계는 제어 신호 전파와 데이터 이동을 별도 전용 NoC에 위임하고, 회로 스위치 방식의 정적 라우팅을 기본으로 하되, 오케스트레이터가 필요 시 동적으로 스위치를 재구성한다. 따라서 정규 패턴에서는 최소 지연·전력으로 동작하고, 희소 텐서와 같이 런타임에 결정되는 의존 관계가 있는 경우에도 오케스트레이터가 삽입 명령을 통해 메모리·NoC 사용을 조정한다. 마이크로아키텍처 수준에서는 3단계 파이프라인(LOAD‑EXECUTE‑COMMIT)과 4‑워드 벡터 레인, 로컬 스크래치패드와 데이터 메모리를 갖춘 PE가 설계되어, 복잡한 제어 로직을 배제하고 순수 연산 유닛만 남긴다. 실험 결과, Canon은 dense 연산, 구조화·비구조화된 희소 연산 등 10여 종류의 벤치마크에서 특화 가속기와 근접한 처리량을 달성하면서 전력 효율도 경쟁 수준을 유지한다. 특히, 입력 스파스 비율이 5 %에서 95 %까지 변동해도 성능 저하가 10 % 이하에 그쳐, 기존 FPGA·CGRAs가 겪는 불규칙성에 대한 취약성을 크게 완화한다. 전체적으로 Canon은 동적 데이터‑구동 제어와 시간‑지연 SIMD라는 두 축을 결합해, 제어·데이터 비용을 최소화하면서도 높은 병렬성을 유지하는 새로운 프로그래머블 가속기 패러다임을 제시한다.