EM 인식 물리 합성: 신경망 인덕터 모델링과 지능형 배치·라우팅

초록

본 논문은 1 ~ 100 GHz 주파수 대역의 인덕터 Q‑factor를 2 % 이하 오차로 예측하는 신경망 모델을 구축하고, 이를 기반으로 레이아웃 파라미터를 그래디언트 기반으로 최적화한다. 또한 DRC‑준수와 면적 최소화를 동시에 달성하는 P‑Cell 최적화기와 주파수‑종속 전자기 간격 규칙을 적용한 배치·라우팅 엔진을 통합해, 순수 netlist 입력만으로 제조 가능한 GDSII 파일을 자동 생성한다.

상세 분석

이 연구는 RF 회로 설계의 두 가지 핵심 병목, 즉 정확한 전자기(EM) 모델링과 물리적 레이아웃 자동화를 동시에 해결한다는 점에서 의미가 크다. 먼저 18,210개의 인덕터 구조에 대해 1 ~ 100 GHz 주파수 스윕을 수행해 7.5 M개의 학습 샘플을 만든 데이터셋은 기존의 분석식 모델이 놓치는 스킨 효과, 기판 손실, 상호 커플링 등을 충분히 포착한다. MLP는 10개의 은닉층(256‑256‑256‑128‑128‑128‑64‑64‑64‑32)과 ReLU·LayerNorm을 사용해 안정적인 학습을 보장하고, Softplus 출력으로 Q‑factor의 비음수 특성을 강제한다. 검증·테스트에서 RMSE 0.65, R² 0.994, MAPE 1.36 %를 기록해, 실제 HFSS 시뮬레이션과 거의 동일한 정밀도를 보여준다.

이후 역설계 단계에서는 고정된 목표 사양(f, W, L) 하에 레이아웃 변수(Lv, Lh, LCN)를 미분 가능 파라미터로 두고, 신경망 예측 Q를 최대화하는 손실 −Q를 Adam(η=0.01)으로 최소화한다. 물리적 박스 제약을 클램핑으로 강제하고, 3000 스텝 이내에 1 초 미만의 실행 시간으로 93.77 %의 고Q 성공률을 달성한다. 이는 기존의 설계 흐름이 수시간~수일 걸리던 과정을 실시간 수준으로 단축시킨다.

P‑Cell 최적화는 용량·저항·인덕터 각각에 대해 설계 규격과 DRC 마진을 만족하면서 면적을 최소화하는 전역 탐색을 수행한다. 특히 금속 스택별 용량 밀도와 폴리 저항 모델을 활용해, 목표 값에 ±0.5 % 이내로 맞추면서 최소 면적 솔루션을 자동 선택한다.

배치 엔진은 연결도 기반 디바이스 정렬, HPWL + 중첩 페널티를 최소화하는 로컬 스와프·이동을 반복하고, 회전 각도는 핀 탈출 공간을 평가해 최적화한다. 주파수‑종속 최소 간격을 EM Rule DB에 저장하고, 10‑20 % 가드밴드를 적용해 전자기 간섭을 억제한다. 라우팅은 0.1 µm 격자 위에서 A* 탐색을 수행하며, 레이어 전환 비용 λ·layer를 크게 설정해 via 사용을 최소화한다. 또한 라우팅‑디바이스 간 겹침을 방지하고, 주파수에 따라 확대된 클리어런스 영역을 적용해 crosstalk을 저감한다.

전체 파이프라인은 Python 기반 gdstk 라이브러리와 PDK 정보를 연동해 계층적 GDSII를 생성한다. 클래스‑B PA 설계 예시에서 트랜지스터는 단순화된 3‑핀 박스로 대체했지만, 이는 현재 한계점으로 지적된다. 비교 표는 기존 자동 레이아웃·EM‑인식 연구와 달리, 본 시스템이 레이아웃 자동 생성, EM 효과 고려, RF/mm‑Wave 지원, PDK 활용, 공개 데이터·코드 제공 모두를 만족함을 보여준다.

전반적으로 이 논문은 고주파 패시브 소자 모델링과 물리적 설계 자동화를 하나의 통합 흐름으로 구현함으로써, RF 회로 설계 주기를 수주에서 수시간 수준으로 단축시키고, 설계자에게 실시간 설계 탐색 가능성을 제공한다는 점에서 큰 진보를 이룬다. 다만, 트랜지스터 레이아웃의 대칭·미러링 처리와 고밀도 아날로그 블록에 대한 확장성은 향후 연구 과제로 남는다.