LLM 기반 하드웨어소프트웨어 공동 설계로 포스트양자 암호 가속

초록

본 논문은 포스트양자 암호(FALCON 서명) 구현을 위해 대형 언어 모델(LLM)을 활용한 하드웨어·소프트웨어 공동 설계 프레임워크를 제안한다. LLM이 알고리즘을 분석·병목을 식별하고, FPGA용 HDL 코드를 자동 생성하도록 하여 전통적인 HLS 흐름과 비교했을 때 핵심 커널의 실행 시간을 최대 2.6배 단축하고 임계 경로를 단축한다. 자원 사용량과 전력 소비는 증가하지만 설계 시간과 인력 비용을 크게 절감한다는 점을 강조한다.

상세 분석

이 연구는 포스트양자 암호(PQC) 중에서도 특히 FALCON 디지털 서명 체계의 복잡한 수학 연산을 FPGA 상에서 효율적으로 구현하기 위한 새로운 설계 방법론을 제시한다. 기존의 RTL 기반 수동 설계는 높은 성능을 보장하지만 설계 기간이 길고 전문 지식이 요구된다. 반면 고수준 합성(HLS)은 개발 속도를 높이지만, 상수시간 실행 보장, 모듈러 연산 매핑, 대규모 다항식 연산의 메모리 병목 등 암호학적 특수 요구사항을 충족시키는 데 한계가 있다. 논문은 이러한 한계를 극복하기 위해 LLM을 두 단계에 적용한다. 첫 번째는 프로파일링 데이터 혹은 소스 코드를 LLM에 입력해 자동으로 하드웨어 가속 후보를 도출하는 파티셔닝 단계이다. 여기서는 LLM이 함수 호출 빈도, 복잡도 O(N²) 연산, NTT·FFT와 같은 핵심 변환을 인식하고, “zintaddscaledmul”과 “zintaddmul” 같은 다항식 곱셈 루틴을 우선 순위 높은 가속 대상으로 제시한다. 두 번째 단계는 LLM이 제시한 후보에 대해 Verilog/VHDL 코드를 직접 생성하고, 테스트벤치와 제약 파일(TCL)까지 자동으로 작성한다. 생성된 HDL은 Vivado와 같은 상용 툴 체인에 투입돼 합성·배치·배선 과정을 거친다. 실험 결과, LLM이 만든 가속 모듈은 HLS 기반 설계에 비해 평균 2.6배 빠른 실행 시간을 보였으며, 임계 경로 길이도 짧아 클럭 주파수를 높일 수 있었다. 그러나 LUT/FF 사용량이 15~25% 증가하고, 전력 소모도 약 10% 상승하는 등 자원·전력 측면에서 트레이드오프가 존재한다. 특히, LLM이 생성한 HDL은 인간 설계자가 수동으로 최적화한 RTL에 비해 미세한 파이프라인 스케줄링 차이와 메모리 인터페이스 설계에서 비효율이 나타났지만, 전체 설계 주기가 수 주에서 수 일 수준으로 크게 단축되는 효과가 확인되었다. 또한, 프롬프트 설계와 토큰 제한을 고려한 코드 분할 전략이 LLM의 정확도와 생성 품질에 큰 영향을 미치는 것으로 드러났다. 이와 같이 LLM을 설계 흐름에 통합함으로써, 암호학적 정확성(상수시간 실행)과 하드웨어 성능을 동시에 만족시키는 자동화된 설계 파이프라인을 구현할 수 있음을 입증한다.