재구성 가능한 저복잡도 고해상도 도플러 속도 추정 아키텍처

초록

본 논문은 mmWave ISAC 시스템에서 레이더와 통신을 시간분할(TDM) 방식으로 공유하면서, 긴 CPI로 인한 통신 시간 감소 문제를 해결하기 위해 FPGA‑CPU 복합구조인 Zynq MPSoC 위에 구현된 재구성 가능한 도플러 추정 아키텍처를 제안한다. 저복잡도 FFT 기반의 코스 추정과 고정밀 ESPRIT 기반의 파인 추정을 런타임에 동적으로 전환하며, ESPRIT의 의사역행 연산을 간소화한 저복잡도 설계로 기존 대비 실행 속도가 6.7배 빨라지고 메모리·곱셈기 사용량이 각각 79%·63% 감소한다. 또한 높은 SNR 상황에서는 슬로우‑타임 패킷 수를 절반으로 줄여 지연을 2배 개선한다.

상세 분석

이 연구는 ISAC 기반 지능형 교통 시스템에서 레이더와 통신이 동일 주파수·하드웨어를 공유할 때 발생하는 “레이더‑통신 시간 경쟁”을 근본적으로 완화하고자 한다. 기존 방식은 고해상도 도플러를 얻기 위해 긴 CPI를 사용하지만, 이는 통신 사이클을 압축시켜 전체 시스템 처리량을 저하시킨다. 논문은 두 단계의 추정 방식을 결합한 재구성 가능한 하드웨어 구조를 제시한다. 첫 단계는 저복잡도 FFT를 이용해 빠르게 코스 도플러를 산출하고, 목표가 존재하면 두 번째 단계에서 고정밀 서브스페이스 알고리즘인 ESPRIT을 적용한다. 핵심 기여는 ESPRIT의 의사역행 연산을 전통적인 SVD 기반에서 행렬 (E_2^HE_2) 의 K×K 역행연산으로 전환한 점이다. K가 2인 경우, 역행연산을 행렬식·수반 행렬을 이용해 직접 계산함으로써 연산량을 크게 줄였다. 또한, QR 분해를 활용한 EVD 구현과 행렬 슬라이싱·BRAM 파티셔닝을 통해 파이프라인 처리와 메모리 접근 효율을 극대화했다. 하드웨어 측면에서는 Zynq MPSoC의 PS(A53)와 PL(Ultrascale) 사이에 DMA와 AXI‑Lite 인터페이스를 이용해 데이터 흐름을 최적화하고, 동적 부분 재구성(Partial Reconfiguration) 혹은 동적 기능 교환(DFX)으로 FFT와 ESPRIT 모듈을 실시간 전환한다. 실험 결과, 제안된 저복잡도 ESPRIT은 기존 고복잡도 구현 대비 6.7배 빠른 실행 시간을 보이며, 메모리 사용량은 79% 감소, 곱셈기 사용량은 63% 감소하였다. 또한 SNR이 충분히 높을 때는 슬로우‑타임 패킷 수를 절반으로 줄여 지연을 2배 단축했음에도 도플러 RMSE는 FFT와 동일한 수준을 유지한다. 이러한 결과는 ISAC 시스템에서 레이더‑통신 간의 시간·자원 트레이드오프를 크게 개선할 수 있음을 시사한다.