sPHENIX 중간 실리콘 트래커 빔 테스트 성능 평가

초록

본 논문은 RHIC의 sPHENIX 실험에 탑재될 중간 실리콘 트래커(INTT)의 사전 양산 래더와 읽기 체인을 일본 토호쿠대 연구센터에서 1 GeV/c 양전자 빔을 이용해 시험한 결과를 보고한다. 신호‑대‑노이즈 비, 잔차 분포, 공간 해상도, 히트 검출 효율 및 다중 트랙 재구성 능력을 평가했으며, S/N 비가 15 이상, 히트 검출 효율이 99 % 이상임을 확인하였다.

상세 분석

INTT는 두 층으로 구성된 원통형 실리콘 스트립 트래커이며, 내부 반경 7.5 cm, 외부 반경 10 cm에 각각 24·32개의 래더가 배치된다. 각 래더는 Type‑A(16 블록)와 Type‑B(10 블록) 센서로 이루어지고, 블록당 128개의 스트립(피치 78 µm)과 52개의 FPHX ASIC이 연결된다. FPHX는 3‑bit ADC를 사용해 0–255 DAC 값으로 비교기를 구현하고, 신호가 가장 높은 임계값을 초과한 비교기의 인덱스를 디지털 값으로 전송한다.

빔 테스트에서는 4개의 래더를 등간격으로 배치한 텔레스크롭을 구축하고, 상·하 트리거 섬광계의 동시 신호를 트리거로 사용하였다. 데이터는 PHENIX FVTX 프론트엔드 모듈(FEM)과 PCIe‑6536B 기반 DAQ로 수집했으며, 오른쪽 절반만 동작시켰다(가장 앞 래더는 전압 문제로 제외).

신호‑대‑노이즈(S/N) 비는 8개의 DAC 스캔을 통해 에너지 분포를 재구성함으로써 측정하였다. 각 스캔은 4 DAC 단위로 임계값을 증가시켜 최소 이온화 입자(MIP)의 가장 가능성 높은 에너지 침착(MPV)을 73.23 ± 0.20 (stat) ± 1.71 (syst) DAC 값으로 얻었다. 노이즈 폭은 4.56 ± 0.16 DAC이며, 이를 통해 S/N 비는 최소 15.1을 기록하였다.

잔차 분석에서는 L0, L1, L2 세 래더의 y‑좌표를 선형 보간해 예상 위치를 계산하고, 실제 L1 클러스터와의 차이를 잔차 r로 정의하였다. 초기 평균 오프셋 0.298 mm를 보정해 정렬 오류를 보정한 뒤, 잔차 분포의 표준편차를 공간 해상도로 해석하였다. 결과는 약 70 µm 수준의 해상도를 나타냈으며, 이는 설계 목표인 50–80 µm와 일치한다.

히트 검출 효율은 L0, L1, L2 각각에 대해 1 mm 내에 클러스터가 존재하는 비율로 정의했으며, BEX(1.3 m) 케이블을 추가한 경우에도 99.3 % 이상의 효율을 유지하였다. 이는 장거리 전송에서도 데이터 손실이 거의 없음을 의미한다.

다중 트랙 재구성 실험에서는 동일 셀에 두 개 이상의 클러스터가 발생한 이벤트를 선택하고, 각 클러스터를 독립적으로 트랙으로 재구성하였다. 재구성된 트랙 간 거리 분포는 0.2 mm 이하로 집중되어, 다중 입자 환경에서도 정확한 트랙 분리와 매칭이 가능함을 확인했다.

전반적으로, 사전 양산 래더와 현재 읽기 체인(HDI‑FPC‑ROC) 구성은 최종 sPHENIX 설치 시 요구되는 타이밍(≈0.1 µs)과 공간 정밀도, 효율을 충분히 만족한다. 다만, 테스트 시 사용된 50 V 편향 전압이 완전 소멸 전압(≈57 V)보다 낮았음에도 성능 저하가 미미했으며, 실제 운용에서는 100 V를 적용해 더욱 안정적인 동작이 기대된다.