AutoGNN: FPGA 기반 그래프 전처리 가속기로 GNN 성능 혁신

초록

AutoGNN은 FPGA의 재구성 가능성과 전용 연산 유닛을 활용해 그래프 신경망(GNN) 추론 전 단계인 그래프 변환·샘플링을 하드웨어 전용으로 가속한다. 통합 처리 요소(UPE)와 단일 사이클 감산기(SCR)를 결합해 정렬·중복 제거와 포인터 배열 생성·재인덱싱을 각각 병렬·순차적으로 최적화한다. 사용자 레벨 소프트웨어가 입력 그래프 특성을 분석·비용 모델을 통해 최적 UPE·SCR 수를 결정하고 동적으로 FPGA를 재프로그래밍한다. 7 nm 엔터프라이즈 FPGA 구현 결과, 기존 CPU 기반 전처리 대비 최대 9배, GPU 가속 전처리 대비 2.1배의 속도 향상을 달성하였다.

상세 분석

본 논문은 GNN 서비스에서 전처리 단계가 전체 지연 시간의 70% 이상을 차지한다는 실증 분석을 시작점으로 삼는다. 전처리는 크게 그래프 포맷 변환(COO→CSC)과 샘플링(노드 선택·재인덱싱)으로 구분되며, 전자는 대규모 엣지 정렬과 데이터 재배열, 후자는 작은 서브그래프에 대한 중복 검증과 사전·후처리 동기화가 병목이 된다. GPU는 대량 연산에 강하지만, 정렬·동기화 단계에서 락·원자 연산이 빈번히 발생해 직렬화가 불가피하고, 이는 메모리 대역폭과 레이턴시를 급격히 악화시킨다.

AutoGNN은 이러한 특성을 FPGA에 매핑한다. UPE는 프리픽스‑섬(prefix‑sum)과 라우팅 알고리즘을 결합한 구조로, 엣지 정렬과 고유 정점 추출을 동일한 연산 유닛에서 동시에 수행한다. 이는 파이프라인화된 비교·교환 네트워크와 다중 파라렐 메모리 뱅크를 활용해 O(log N) 단계의 정렬을 O(1) 사이클에 근접하게 가속한다. 반면, SCR은 비교기 집합과 어더 트리를 이용해 카운팅·포인터 생성과 같은 순차적 작업을 단일 클럭 사이클에 완료한다. 이 설계는 기존 CPU/GPU가 필요로 하는 복잡한 락·스핀 대기 메커니즘을 제거하고, 하드웨어 수준에서 원자성을 보장한다.

동적 재구성을 위한 소프트웨어 스택은 그래프 메트릭(엣지 수, 평균 차수, 샘플링 비율 등)을 실시간 프로파일링하고, 비용 모델(리소스 사용량·레지스터·전력·재프로그래밍 오버헤드)을 통해 최적 UPE·SCR 조합을 도출한다. 필요 시 부분 모듈만 재배치해 재프로그래밍 시간을 최소화한다.

실험에서는 7 nm 엔터프라이즈 FPGA 보드에 전체 파이프라인을 구현하고, 11개의 공개 그래프 벤치마크(수십만~수억 엣지)에서 종단 지연을 측정했다. 결과는 전통적인 CPU 전처리 대비 평균 7.2×, GPU 전처리 대비 평균 1.9×의 속도 향상을 보였으며, 특히 고밀도 그래프에서 정렬 단계가 10배 이상 가속되었다. 전력 효율도 GPU 대비 3배 이상 개선되었다.

핵심 인사이트는 (1) GNN 전처리 작업을 병렬·순차적 특성에 따라 명확히 구분하고, 각각에 특화된 하드웨어 블록을 설계함으로써 기존 범용 프로세서의 한계를 극복할 수 있다는 점, (2) FPGA의 재구성 가능성을 활용해 입력 그래프 특성에 맞는 맞춤형 하드웨어 구성을 자동으로 선택·배치함으로써 다양한 워크로드에 일관된 성능을 제공한다는 점이다. 이러한 접근은 향후 GNN 서비스가 실시간 요구사항을 만족하도록 하는 핵심 기술로 자리 잡을 가능성이 크다.