보안 클로저를 위한 무부하 ASIC 설계 흐름

초록

본 논문은 상용 배치·배선 툴 내에서 보안 목표를 통합한 ASIC 설계 흐름을 제안한다. 하드웨어 트로잔 삽입과 물리적 프로빙·결함 주입 두 위협 모델을 대상으로, 전통적인 전력·성능·면적(PPA) 목표를 손상시키지 않으면서 보안 클로저를 달성한다. 제안된 “무부하” 흐름은 세 단계(구현 전략, 트로잔 방지 전략, 프로빙·결함 방지 전략)로 구성되며, ISPD‘22 벤치마크에서 설계 품질과 보안 점수 모두 기존 최고 수준을 기록한다. 모든 스크립트와 설계 데이터베이스를 오픈소스로 제공한다.

상세 분석

이 연구는 ASIC 물리 설계 단계에서 보안 클로저를 기존 PPA 최적화와 동등한 수준으로 다루는 최초 시도라 할 수 있다. 기존 연구들은 보안 강화 시 면적 확대, 전력 증가, 타이밍 악화 등 명백한 비용을 감수해야 했지만, 본 논문은 상용 Cadence Innovus를 활용해 자동화된 TCL 스크립트만으로 보안 요구를 만족시키면서 설계 품질을 유지한다. 흐름은 크게 세 단계로 나뉜다. 첫 번째 구현 전략(IMP)은 전통적인 PPA 최적화 루프를 반복 수행한다. 여기서는 타이밍 마진을 1 ps씩 동적으로 조정하고, 라우팅 단계에서 발생하는 DRC 위반을 반복 라우팅으로 해결한다. 두 번째 단계인 트로잔 방지 전략(TI)은 “취약 영역”을 탐지하고, 연속적인 빈 배치 사이트(≥20)를 없애는 방식으로 HT 삽입 가능성을 최소화한다. 알고리즘은 취약 영역 주변 셀을 ‘nudges’(수평 미세 이동)와 ‘pushes’(수직 이동)로 재배치하고, 필요 시 ECO 배치를 통해 합법성을 확보한다. 이 과정은 셀 밀도와 라우팅 혼잡에 미치는 영향을 최소화하도록 설계돼, 전력·면적·타이밍에 거의 영향을 주지 않는다. 세 번째 단계인 FSPFI 전략은 민감 셀·넷을 낮은 금속 레이어로 이동시켜 전면 프로빙 및 결함 주입 공격에 대한 노출 면적을 감소시킨다. 두 단계 모두 설계 품질 검증 후에만 진행되며, 각 단계가 종료될 때마다 타이밍 슬랙이 양수인지 확인해 추가 최적화를 수행한다. 실험에서는 ISPD‘22 대회에서 제공된 12개의 베이스라인 설계에 대해, DRC 위반 없이 동일하거나 개선된 PPA를 유지하면서 보안 점수를 기존 최고 수준(≈0.85) 이상으로 끌어올렸다. 특히, 전통적인 보안‑PPA 트레이드오프가 발생하던 기존 방법들과 달리, 본 흐름은 “무부하”라는 명목에 걸맞게 설계 비용을 거의 추가하지 않는다. 또한, 모든 스크립트와 보호된 레이아웃 데이터베이스를 공개함으로써 재현 가능성을 높이고, 산업 현장에서 바로 적용 가능한 실용성을 제공한다. 이와 같이 상용 툴 내에서 보안 클로저를 자동화하고, 설계 품질을 손상시키지 않는 접근법은 하드웨어 보안 분야의 패러다임 전환을 예고한다.