공유 캐시 분석으로 인한 원인 효과 체인의 종단 지연 감소

초록

본 논문은 멀티코어 시스템에서 공유 L2 캐시를 고려한 원인‑효과 체인의 최악 실행 시간(WCET)을 보다 정확히 추정하고, 이를 기반으로 종단 지연을 크게 감소시키는 새로운 분석 프레임워크를 제안한다. 기본 블록 수준의 정밀한 메모리 접근 컨텍스트와 계층적 간섭 식별 기법을 도입해 기존 방법 대비 평균 최대 지연을 34%(듀얼코어)·26%(쿼드코어)까지 줄였다.

상세 분석

이 연구는 두 가지 핵심 난제를 해결한다. 첫째, 원인‑효과 체인의 선형 구조와 일정한 트리거 정보를 활용해 공유 캐시 간섭 모델을 정교화한다는 점이다. 기존 WCET 분석은 스케줄 정보를 무시하고 모든 공유 캐시 접근을 미스로 가정해 과도한 보수성을 띠었지만, 본 논문은 각 코어의 작업 실행 순서와 기본 블록(Control‑Flow‑Graph, CFG) 정보를 이용해 “상대 시간” 모델을 만든다. 이 모델은 프로그램 시작 시점을 기준으로 기본 블록이 언제 실행될 가능성이 있는지를 근사적으로 계산하고, 이를 통해 동일 캐시 집합에 매핑되는 접근 간의 실제 겹침 가능성을 판단한다.

둘째, 상태 공간 폭발을 방지하면서도 높은 정밀도를 유지하는 방법이다. 저자들은 간섭 식별을 세 단계(작업 인스턴스 → 루프 → 기본 블록)로 계층화하고, 각 단계에서 상호 배제 관계를 검증한다. 예를 들어, 같은 코어 내에서 서로 배타적인 루프는 동시에 실행될 수 없으므로 해당 루프 간의 캐시 간섭을 제거한다. 또한, 서로 다른 체인 간에도 실행 순서와 오프셋 정보를 이용해 불가능한 동시 실행을 사전에 차단한다. 이러한 “배제 기반 간섭 감소 메커니즘”은 불필요한 최악‑케이스 시나리오를 크게 축소시켜, WCET 추정치의 과보수를 완화한다.

정밀한 캐시 히트/미스 분류를 위해 저자는 기존 단일코어 추상 해석 기반 캐시 분석을 그대로 사용해 기본 CHMC(캐시 히트/미스 분류)를 얻고, 이후 위에서 정의한 인터코어 컨텍스트와 간섭 모델을 적용해 이를 정제한다. 특히, AH(Always Hit)와 PS(Persistent) 클래스에 대해 LRU 교체 정책 하의 최대 연령(age)을 계산하고, 간섭이 발생할 경우 연령이 초과되는지를 판단한다. 최종적으로 각 기본 블록의 실행 비용을 파이프라인 모델과 결합해 정수선형계획(ILP)으로 TSC‑WCET(시간‑민감 캐시 WCET)를 구한다.

실험에서는 듀얼코어와 쿼드코어 플랫폼에 다양한 L2 캐시 크기·연관도·라인 크기를 적용했으며, 기존 ILP 기반 공유 캐시 분석(Nagar, Zhang 등)과 비교해 평균 최대 종단 지연을 각각 34%와 26% 감소시켰다. 이는 특히 실시간 자동차 전자·산업 제어와 같이 엄격한 응답 시간 보장이 요구되는 안전‑중요 시스템에 큰 의미를 가진다. 또한, 논문은 제안 방법이 안전성을 보장한다는 형식적 증명을 제공해, 최악‑케이스 보장을 포기하지 않으면서도 실용적인 분석 비용을 달성함을 입증한다.