다중 QPU를 활용한 Dicke 상태 준비를 위한 확장 가능한 회로 설계

초록

본 논문은 제한된 qubit 수를 가진 단일 QPU의 한계를 극복하고자, 여러 QPU에 걸쳐 Dicke 상태 D(n,k)를 효율적으로 준비하는 분산 회로를 제안한다. 제안된 설계는 통신 복잡도를 O(p log k)로 로그 수준으로 낮추면서, 회로 크기 O(nk)와 깊이 O(p²k + log k · log(n/k))를 유지한다. 또한 텐서의 CP‑rank를 이용한 일반적인 하한을 제시하고, p=2인 경우 CP‑rank를 정확히 계산해 하한 ⌈log(k+1)⌉를 얻어 설계가 최적임을 증명한다.

상세 분석

이 논문은 대규모 양자 시스템에서 핵심적인 자원인 Dicke 상태를 다중 QPU 환경에 맞게 효율적으로 생성하는 방법을 체계적으로 탐구한다. 먼저 기존의 두 가지 접근법—(1) 일반적인 분산 상태 준비 프레임워크를 그대로 적용해 통신 비용을 로그 수준으로 낮추지만 각 QPU에서의 회로 규모가 지수적으로 커지는 방식, (2) 단일 QPU용 Dicke 회로를 단순히 파티션해 각 QPU에 할당해 로컬 회로는 다항적으로 유지하지만 통신 비용이 다항적으로 증가하는 방식—의 한계를 명확히 짚는다. 특히, 통신 비용이 실제 양자 하드웨어에서 병목이 된다는 점을 강조하며, 두 접근법 모두 실용적인 대규모 구현에 부적합함을 지적한다.

핵심 기여는 세 가지이다. 첫째, p개의 QPU에 걸쳐 각 QPU가 ⌈n/p⌉개의 데이터 qubit을 보유하도록 설계된 분산 회로를 제시한다. 이 회로는 두 단계로 구성된다. (i) 각 QPU 내부에서 로컬 Dicke 유니터리 U_{n_i,k_i}를 구현해 부분 Dicke 상태를 만든 뒤, (ii) QPU 간에 비국소 CNOT(또는 텔레포트 기반) 게이트를 이용해 부분 상태들을 결합해 전체 D(n,k)를 얻는다. 여기서 비국소 게이트의 수는 O(p log k)이며, 이는 각 QPU가 보유한 부분 excitations 수를 이진 트리 형태로 합치는 과정에서 발생하는 로그‑스케일 통신이다. 둘째, 회로 크기와 깊이에 대한 엄격한 상한을 증명한다. 로컬 Dicke 유니터리 구현에 기존 최적 알고리즘(Lemma 1)을 활용해 O(n_i k_i) 크기와 O(k_i + log k_i · log(n_i/k_i)) 깊이를 확보하고, QPU 간 결합 단계는 추가적인 O(p²k) 깊이를 요구한다. 따라서 전체 회로는 O(nk) 크기와 O(p²k + log k · log(n/k)) 깊이를 만족한다. 셋째, 통신 복잡도 하한을 텐서의 CP‑rank와 연결시킨다. 목표 상태 |ψ⟩에 대해 p‑order 텐서를 정의하고, 그 CP‑rank의 로그가 최소 비국소 게이트 수의 하한이 됨을 증명한다. p=2인 경우 CP‑rank가 바로 행렬의 랭크와 동일하므로, Dicke 상태 D(n,k)의 경우 CP‑rank = k+1임을 직접 계산한다. 따라서 하한은 ⌈log(k+1)⌉이며, 제안 회로의 통신 복잡도 O(log k)와 일치해 최적임을 확인한다.

또한, 논문은 실험적 구현을 고려해 각 QPU당 허용되는 보조 qubit 수를 최소화하고, 균형 잡힌 파티션을 전제로 하여 실제 하드웨어 제약을 반영한다. 제안된 설계는 p가 상수일 때 기존 단일 QPU 회로와 동일한 로컬 복잡도를 유지하면서, 통신 비용만 로그 수준으로 억제한다는 점에서 큰 의미를 가진다. 마지막으로, CP‑rank 기반 하한이 일반 p‑QPU 경우에는 NP‑hard 문제임을 언급하며, 향후 텐서 분해 기법을 통한 하한 강화 가능성을 제시한다.