RFET 기반 초저전력 확률계산 신경망 가속기

초록

본 논문은 재구성 가능한 전계효과 트랜지스터(RFET)를 활용해 확률계산(SC) 신경망 가속기의 핵심 부품인 확률수 생성기(SNG)와 누적 병렬 카운터(APC)를 고효율·소형화한 설계 방법을 제시한다. RFET의 양극성 및 NAND‑NOR 재구성 특성을 이용해 기존 FinFET 대비 면적·지연·에너지에서 30 % 이상 개선된 RFET‑SCNN 가속기를 구현하고, 두 가지 AxPC 구조(3‑입력 다수결·4:2 압축기)를 통해 정확도와 효율성 사이의 트레이드오프를 제공한다.

상세 분석

이 논문은 확률계산(SC) 기반 CNN 가속기의 병목인 SNG와 APC의 설계 비용을 근본적으로 낮추기 위해 RFET의 재구성 가능성을 활용한다. RFET는 두 개의 프로그램 게이트(PG)와 하나의 제어 게이트(CG)로 구성되어 전압에 따라 p‑type·n‑type 동작을 전환할 수 있다. 이러한 양극성은 NAND와 NOR을 동일 회로에서 전환 가능한 재구성 논리 게이트를 구현하게 하며, 기존 CMOS 기반 MUX‑체인 PCC에 비해 트랜지스터 수를 크게 줄인다. 논문은 먼저 RFET NAND‑NOR 기반 PCC를 설계하고, 인버터 삽입을 통해 논리 레벨을 맞추어 면적·전력 효율을 최적화한다. 설계 과정에서 제시된 Lemma 1은 독립·종속 베르누이 변수의 확률 연산을 수학적으로 증명하여, 재구성 논리 게이트가 확률 변환 회로로서 정확히 동작함을 보인다.

APC 부분에서는 기존 풀 가산기(FAs·HAs) 기반 구조가 차지하는 면적과 전력을 감소시키기 위해 두 가지 AxPC(Approximate Parallel Counter) 설계를 제안한다. 첫 번째는 3‑입력 다수결(MAJ3) 게이트를 입력 레이어로 사용해 연산량을 최소화하고, 약간의 정확도 손실을 감수한다. 두 번째는 4:2 압축기 구조를 이용해 입력 비트를 효율적으로 집계함으로써 정확도를 크게 회복한다. 두 설계 모두 RFET 기반 고효율 FA와 압축기 셀을 활용해 전력·면적을 FinFET 대비 각각 25 %·30 % 정도 절감한다.

시스템 수준에서는 메모리 접근과 연산을 파이프라인으로 분리하는 전략을 채택해, 데이터 흐름 병목을 완화하고 전체 처리량을 향상시킨다. 구현은 오픈소스 표준 셀 라이브러리를 기반으로 28 nm 기술 노드에서 수행했으며, 동일 노드의 FinFET 기반 SCNN과 비교했을 때 면적 31 %, 지연 28 %, 에너지 34 % 감소를 기록한다. 실험은 MNIST와 CIFAR‑10 데이터셋에 대한 정확도 평가를 포함하며, RFET‑AxPC‑MAJ3 설계는 약 0.8 % 정확도 저하만을 보이면서도 가장 높은 에너지 효율을 달성한다.

이러한 결과는 RFET가 제공하는 전압‑레벨 재구성 능력이 확률계산 회로의 핵심 연산 블록을 단순화하고, 고성능·저전력 AI 가속기에 적용 가능함을 실증한다. 또한, AxPC 설계가 정확도와 효율성 사이의 유연한 트레이드오프를 제공함으로써 다양한 응용 시나리오에 맞춤형 설계가 가능함을 보여준다.