에너지 효율적인 아다이아빗 커패시티브 신경망 칩

초록

본 논문은 130 nm CMOS 공정으로 구현한 혼합‑신호 아다이아빗 커패시티브 신경망(ACNN) 칩을 제시한다. 16개의 단일 사이클 MAC 엔진을 갖는 2‑계층 구조로 8×8 1‑비트 이미지 4클래스를 95 % 이상 정확도로 구분하며, 기존 CMOS‑캡시터 구현 대비 2.1배~6.8배의 에너지 절감을 달성한다.

상세 분석

본 연구는 전통적인 디지털 가속기에서 발생하는 전류 서지와 동적 전력 손실을 최소화하기 위해 아다이아빗(adiabatic) 로직을 도입한 점이 가장 큰 특징이다. 전력 시계(Power Clock, PC)라는 사인파 혹은 트라페zo이형 전압원을 사용해 캡시터를 천천히 충전·방전함으로써 에너지를 회수하고, C·V² 손실을 ½·C·V² 이하로 억제한다. 논문에서는 이 원리를 ‘아다이아빗 커패시티브 뉴런(ACN)’에 적용했으며, 양·음극 캡시터 트리를 각각 양·음 가중치에 매핑한다. 입력 비트가 스위치를 제어해 해당 캡시터를 PC에 연결하거나 접지함으로써 다중 입력 MAC 연산이 전압 분배와 전하 재분배 방식으로 수행된다.

핵심 회로인 ACN은 2 fF 수준의 맞춤형 MOM(Metal‑Oxide‑Metal) 캡시터 배열을 사용해 2 fF~수십 fF의 가중치 캡시터를 구현한다. 이때 배럴(capacitor ballast)과 바이어스 캡시터를 추가해 뉴런 바이어스와 전압 스윙을 조절하고, 주기적 리셋을 가능하게 한다. 출력은 차동 멤브레인 전압(v⁺_m, v⁻_m)을 비교하는 임계값 로직(Threshold Logic, TL)으로 1‑비트 이진값을 생성한다. TL은 비아다이아빗 DC 전원으로 구동되지만 고임피던스 특성 덕분에 에너지 회수에 방해되지 않는다.

칩 전체는 64‑비트 입력을 SPI로 직렬 전송한 뒤 디시리얼라이저에서 64‑비트 병렬로 변환, 첫 번째 ACN 레이어(12개 뉴런)로 전달한다. 라우팅 레이어(RL)는 두 번째 ACN 레이어(4개 뉴런)와의 신호 동기화를 위해 아다이아빗 버퍼와 동적 래치 클록드 비교기(DLCC)를 포함한다. 두 개의 독립적인 PC(PC₁, PC₂)는 180° 위상 차를 두고 동작해 레이어 간 전하 회수를 최적화한다.

학습된 TensorFlow 모델(12‑hidden‑layer, 4‑output)에서 가중치를 캡시터 용량으로 직접 매핑했으며, 양자화 오차는 주로 MOM 캡시터의 최소 2 fF 단위와 기생 정전용량에서 발생한다. 시뮬레이션 기반 모델에 따르면 이러한 오차는 전체 정확도에 0.39 % 미만의 영향을 미친다. 실제 실험에서는 5개 칩을 10회 반복 측정해 95 % 이상의 분류 정확도와 소프트웨어 모델 대비 2.7 % 이하의 오차를 확인했다.

에너지 측정은 동일한 기능을 수행하는 비아다이아빗 CMOS‑캡시터 구현과 비교했으며, 1 MHz, 1.5 V 동작 조건에서 평균 2.1×~6.8×의 전력 절감을 기록했다. 이는 PC의 천천히 변화하는 전압 파형이 전류 피크를 억제하고, 회로 전반에 걸친 저항 손실을 최소화한 결과이다. 또한, 1.84 mm × 2.13 mm 크기의 칩 면적에 16개의 MAC 엔진과 라우팅 로직을 집적함으로써 에너지 효율성을 유지하면서도 실용적인 규모를 확보했다.

본 논문은 아다이아빗 로직을 신경망 하드웨어에 적용한 최초 사례 중 하나이며, 저전력 엣지 디바이스, 배터리 구동 AI 시스템 등에 적용 가능성을 제시한다. 향후 연구에서는 다중 비트 가중치, 더 깊은 네트워크 구조, 그리고 온칩 PC 발생기 통합을 통해 에너지 효율과 연산 정확도를 동시에 향상시킬 여지가 있다.