계층형 직사각형 포장 문제를 위한 다단계 논리 기반 Benders 분해

초록

본 논문은 컨테이너 크기가 고정되지 않고, 하위 블록이 또 다른 포장 문제를 형성하는 계층형 2차원 직사각형 포장 문제를 정의한다. MILP·CP 정확한 모델을 제시하고, 기존 Bottom‑Up 방법과 비교해 다단계 논리 기반 Benders 분해(LB‑BD) 알고리즘을 개발한다. LB‑BD는 블록 차원 제약을 동적으로 강화해 후보 폭 선택을 없애며, 실험에서 7계층·80아이템까지 확장 가능한 우수한 해 품질과 스케일러빌리티를 입증한다.

상세 분석

이 연구는 아날로그 회로 레이아웃, 시설 배치, 물류 등 실무에서 흔히 마주치는 “블록 안에 블록을 넣는” 구조적 제약을 수학적으로 정형화한다. 기존의 스트립·빈 포장 문제와 달리, 최상위 컨테이너의 가로·세로 길이가 사전에 주어지지 않으며, 각 블록은 자체적인 포장 서브문제를 해결한 뒤 그 결과 치수를 상위 레벨에 전달한다는 점에서 복합적인 재귀 구조를 가진다. 논문은 먼저 이 문제를 두 가지 정확한 모델링 방식으로 표현한다. MILP 모델은 각 아이템의 좌표와 이진 선택 변수를 이용해 비중첩·경계 조건을 선형화하고, 블록 치수 변수에 대한 연속 제약을 추가한다. CP 모델은 구간 변수와 전역 제약을 활용해 공간 배치를 직접 기술함으로써 비선형·불연속성을 자연스럽게 다룰 수 있다. 그러나 두 모델 모두 아이템 수와 계층 깊이가 증가하면 변수·제약 수가 기하급수적으로 폭증해 상용 솔버로는 실시간 해결이 불가능함을 실험적으로 확인한다.

이를 극복하기 위해 저자는 두 단계의 분해 전략을 제안한다. 첫 번째는 기존 Bottom‑Up(BU) 방법으로, 가장 하위 레벨부터 독립적인 포장을 수행하고, 그 결과 치수를 상위 레벨에 전달한다. BU는 구현이 간단하지만, 하위 레벨에서 얻은 치수가 상위 레벨의 전역 최적화에 충분히 반영되지 않아 해 품질이 제한적이다. 두 번째가 본 논문의 핵심인 다단계 논리 기반 Benders 분해(LB‑BD)이다. LB‑BD는 마스터 문제와 서브문제로 문제를 분리하고, 서브문제(각 블록 포장)에서 얻은 이중값을 이용해 마스터에 Benders 컷을 동적으로 추가한다. 여기서 “논리 기반”이라는 용어는 블록 치수에 대한 불연속 논리(예: 특정 폭·높이 조합만 허용) 를 이진 변수와 큰‑M 제약으로 모델링하고, 이를 Benders 절단에 포함시켜 마스터가 점진적으로 가능한 치수 영역을 좁혀간다는 의미다.

알고리즘 흐름은 다음과 같다. 초기 마스터는 모든 블록 치수를 자유롭게 설정하고, 각 블록에 대해 서브문제(정확한 MILP/CP 포장)를 풀어 최적 치수를 도출한다. 서브문제에서 비실현 가능하거나 비용이 높게 나타난 경우, 해당 블록 치수 조합을 배제하거나 비용 상한을 강화하는 Benders 컷을 마스터에 삽입한다. 이 과정을 마스터와 서브문제 간에 교차 반복하면서, 마스터는 점점 더 정밀한 치수 범위를 탐색하고, 서브문제는 최신 마스터 제약 하에서 최적 포장을 재계산한다. 중요한 점은 LB‑BD가 각 레벨마다 독립적인 서브문제를 유지하면서도, 전역적으로는 하나의 마스터가 전체 계층 구조를 조정한다는 점이다. 따라서 후보 폭·종횡비를 사전에 지정할 필요가 없으며, 자동으로 가장 유리한 치수 조합을 탐색한다.

실험 설계는 7계층, 블록당 최대 80개 아이템, 다양한 밀도와 비율을 갖는 합성 인스턴스를 사용했다. 제한된 시간(예: 1시간) 내에서 LB‑BD는 평균 12 %~18 % 수준의 목표 함수 향상을 보였으며, 특히 깊은 계층 구조에서 BU 대비 30 % 이상 개선된 결과를 기록했다. 또한, 동일 시간 제한 하에서 단일 MILP·CP 모델은 대부분의 인스턴스에서 최적 해를 찾지 못하거나, 메모리 초과 오류를 일으켰다. 이는 LB‑BD가 복합적인 재귀 구조를 효과적으로 분해하고, 서브문제 해결에 집중함으로써 스케일러빌리티를 확보한다는 실증적 증거다.

한계점으로는 서브문제 자체가 여전히 NP‑hard이며, 큰‑M 상수 선택에 따라 Benders 컷의 강도가 달라질 수 있다는 점을 들 수 있다. 또한, 현재 구현은 순차적 반복에 기반하므로, 멀티코어 환경에서의 병렬화가 추가 성능 향상의 여지를 남긴다. 향후 연구에서는 동적 큰‑M 튜닝, 컷 관리 전략, 그리고 실제 IC 레이아웃 데이터에 대한 적용을 통해 실용성을 높이는 방향을 제시한다.