LOCO 저비용 단일노드 오류 복원 래치

초록

본 논문은 입력·출력 모두를 보호하는 새로운 필터링 소자 Output‑Split C‑Element(OSC)를 제안하고, 이를 기반으로 전력·면적·지연을 크게 감소시킨 저비용 단일노드 업셋(SNU) 자체 복원 래치 LOCO를 설계하였다. 시뮬레이션 결과, 기존 최첨단 SNU‑복원 설계 대비 평균 19 % 적은 트랜지스터, 63.58 % 낮은 전력, 74 % 짧은 지연, 92 % 감소한 PDP를 달성했으며, PVT 변동에도 높은 안정성을 보였다.

상세 분석

논문은 먼저 기존 필터링 소자(듀얼 입력 인버터, 클록 제어 듀얼 입력 인버터, C‑Element, Schmitt‑Trigger 등)가 입력은 보호하지만 출력은 여전히 취약하다는 근본적인 한계를 지적한다. 이러한 약점을 보완하기 위해 제안된 Output‑Split C‑Element(OSC)는 6개의 트랜지스터로 구성되며 두 개의 입력(I1, I2)과 두 개의 출력(O1, O2)을 동시에 갖는다. 입력이 동일할 때는 인버터처럼 동작하고, 입력이 다를 경우 한 출력은 고임피던스 상태를 유지하면서 이전 값을 보존하고, 다른 출력은 I2의 반전값을 제공한다. 특히 O1과 O2가 물리적으로 분리되어 있어 하나가 오류에 노출되더라도 다른 출력이 정상값을 유지하고, 추가된 M4·M5 트랜지스터가 손상된 출력을 자동 복구한다. 이 구조는 입력·출력 모두에 대한 SNU 방어를 가능하게 하며, 기존 C‑Element 대비 회로 복잡도와 면적 증가를 최소화한다.

LOCO 래치는 두 개의 OSC와 두 개의 전송 게이트(TG0, TG1), 듀얼 입력 인버터, 클록 제어 듀얼 입력 인버터로 이루어진다. 투명 모드(Clk=1)에서는 TG0·TG1이 열려 D 입력이 Q 출력으로 직접 전달되고, 클록 제어 트랜지스터(MP4, MN3, MN6)는 비활성화돼 전류 경쟁을 방지한다. 보유 모드(Clk=0)에서는 TG0·TG1이 차단되고, MP4·MN3·MN6이 활성화돼 두 OSC가 상호 피드백 루프를 형성한다. 이때 각 OSC는 자체 복원 메커니즘을 통해 내부 노드(N0, N1‑N5, Q 등)의 SNU를 자동 정정한다. 시뮬레이션에서는 두 가지 대표적인 오류 시나리오(Case‑A: N0에 SNU, Case‑B: N1에 SNU)를 분석했으며, 오류 발생 시 단일 트랜지스터가 오동작하더라도 피드백 루프와 복구 트랜지스터가 빠르게 정상 상태로 복귀함을 확인했다.

전력 측면에서는 OSC가 기존 C‑Element 대비 짧은 전류 경로와 낮은 단락 전류(short‑circuit current)를 제공해 스위칭 시 전력 소모를 크게 줄인다. 또한 클록 게이팅을 적용해 불필요한 전송 게이트 전류를 차단하고, 고속 전송 경로를 도입해 신호 전파 지연을 최소화했다. 22 nm PTM 모델 기반 SPICE 시뮬레이션 결과, LOCO는 평균 19 % 적은 트랜지스터 수, 63.58 % 낮은 정적 전력, 74 % 짧은 지연, 92 % 감소한 PDP를 달성했으며, Monte‑Carlo 및 PVT 변동 분석에서도 전압·공정·온도 변화에 대한 안정성을 유지했다.

이러한 설계는 기존 SNU‑복원 래치가 겪던 ‘출력 보호 부족 → 추가 필터링 소자 필요 → 면적·전력·지연 증가’라는 악순환을 깨고, 단일 소자(OSC)만으로 입력·출력 전부를 보호함으로써 비용 효율적인 방사선 하드닝을 구현한다. 특히 저전압·초소형 공정에서 발생하는 SNUs에 대한 내성이 강화돼 자동차, 항공, 우주 등 안전‑중요 시스템에 적합한 솔루션으로 평가된다.