OFDM 전용 신경망 변환·복조와 FPGA 가속기 설계

초록

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본 논문은 OFDM 송·수신기의 핵심인 IDFT/DFT와 복조 과정을 각각 DFT‑Net과 Demod‑Net이라는 경량 신경망으로 대체하고, 이를 FPGA에 최적화된 DFT‑Demodulation Net Accelerator(DDNA)로 구현한다. 엔드‑투‑엔드 학습을 통해 비트 오류율(BER)을 최소화하면서 기존 FFT 기반 구현 대비 약 1.5 dB의 BER 향상과 66 %의 실행 시간 단축을 달성한다.

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상세 분석

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이 연구는 6G 시대의 고성능 전송·수신 체계 요구에 부응하기 위해 전통적인 OFDM 파이프라인의 구조적 한계를 근본적으로 재설계한다. 기존 시스템은 동기화·채널 추정·등화·복조 등 여러 블록을 순차적으로 최적화하므로, 각 단계에서 발생한 오류가 다음 단계에 누적되는 ‘오류 전파’ 문제가 있다. 특히 DFT/IDFT와 복조는 복잡한 수학 연산을 수행하면서도 고정된 변환 크기와 정적 아키텍처에 의존해, 동적 서브캐리어 구성이나 채널 변동에 대한 적응성이 떨어진다.

논문은 이러한 문제점을 해결하기 위해 두 개의 신경망 모델을 제안한다. DFT‑Net은 시간‑도메인 복소 샘플을 직접 주파수‑도메인으로 매핑하는 역할을 수행한다. 기존 FFT와 동일한 선형 변환 구조를 학습 가능한 가중치와 배치 정규화, 1‑D 컨볼루션 레이어로 구현함으로써, 복소수 연산을 실수 행렬 연산으로 분해하고 파라미터 수를 최소화한다. 송신 측에서도 대칭 구조의 IDFT‑Net을 배치해, 전체 전송‑수신 체인을 완전한 엔드‑투‑엔드 학습이 가능하도록 만든다.

Demod‑Net은 주파수‑도메인 심볼을 소프트 비트 확률값으로 변환한다. 기존의 소프트 복조기와 달리, 채널 상태와 변조 방식(QPSK, 16QAM, 64QAM 등)에 대한 적응성을 내부 파라미터로 학습한다. 두 네트워크는 BER을 직접 손실 함수로 사용해 공동 최적화되며, 학습 과정에서 전통적인 OFDM 파이프라인과 동일한 입출력 형태를 유지하도록 설계돼 ‘연산자 등가성’을 보장한다. 이는 기존 하드웨어 IP와의 하이브리드 배치를 가능하게 하여, 단계별 교체 혹은 전체 교체 시에도 시스템 호환성을 유지한다.

하드웨어 구현 측면에서는 FPGA의 병렬 처리와 파이프라인 특성을 최대한 활용한 DDNA(DFT‑Demodulation Net Accelerator)를 설계한다. 주요 최적화는 (1) 블록 행렬 곱셈을 이용한 연산 재사용, (2) 데이터 병합과 스트리밍을 통한 메모리 접근 최소화, (3) 완전 파이프라인 스케줄링으로 레이턴시를 최소화하는 것이다. 또한 AXI 인터커넥트를 통합해 Zynq SoC와의 손쉬운 연동을 지원한다.

실험 결과는 세 가지 관점에서 평가된다. 첫째, 알고리즘 수준에서는 다양한 변조 방식에서 기존 FFT‑복조 체인 대비 평균 1.5 dB의 BER 개선을 보인다. 둘째, 하드웨어 수준에서는 DDNA가 동일한 변환 크기(N=64,128 등)에서 기존 Xilinx FFT IP 대비 2배 이상의 처리량을 달성하면서도 LUT, DSP 사용량은 10 % 내외로 크게 증가하지 않는다. 셋째, 시스템 레이턴시는 전체 OFDM 프레임 처리 시간이 66 % 감소해 실시간 통신 요구를 충분히 만족한다.

이러한 결과는 (1) 신경망 기반 연산이 전통적인 고정 알고리즘을 대체하면서도 하드웨어 효율성을 유지할 수 있음을, (2) 엔드‑투‑엔드 학습이 전송·수신 전반에 걸친 최적화를 가능하게 함을, (3) FPGA와 같은 저전력 고성능 플랫폼에서 딥러닝 기반 PHY 구현이 실용적인 대안이 될 수 있음을 시사한다. 향후 연구는 더 큰 변환 크기와 다중 안테나(MIMO) 환경에 대한 확장, 양자화 및 압축 기법을 통한 파라미터 경량화, 그리고 실채널 테스트베드에서의 검증을 목표로 한다.

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