SPDZ 프로토콜 성능 극대화를 위한 LLVM 기반 지능형 최적화 파이프라인

초록

본 논문은 안전한 다자간 계산(MPC) 프로토콜인 SPDZ의 성능 병목 현상을 해결하기 위해 LLVM 컴파일러 인프라를 활용한 새로운 최적화 파이프라인을 제안합니다. C 언어 서브셋에 가벼운 프라이버시 어노테이션을 추가하는 프론트엔드와, LLVM의 성숙한 분석/변환 기능을 통해 연산을 자동으로 배치 처리하며, 비차단 런타임 스케줄러와 CPU/GPU 백엔드를 갖춘 이 시스템은 프로그래머의 부담을 줄이면서 중간 및 고강도 워크로드에서 기존 MP-SPDZ 대비 최대 5.56배의 성능 향상을 보여줍니다.

상세 분석

이 논문의 기술적 핵심은 MPC 프레임워크의 전통적인 한계인 “프레임워크 특화 컴파일 스택”, “명시적 병렬화 요구”, “높은 통신 오버헤드"를 LLVM이라는 범용 컴파일러 인프라를 도입하여 해결했다는 점에 있습니다. 저자들은 C 언어에 private, public 같은 간단한 어노테이션만으로 프라이버시 의미를 부여할 수 있는 프론트엔드를 설계했습니다. 이는 MP-SPDZ의 도메인 특화 언어(DSL)를 배워야 하는 부담을 크게 줄여 사용성을 높입니다.

가장 중요한 기술적 기여는 LLVM 중간 표현(IR) 단계에서의 최적화와 분석입니다. 기존 LLVM 패스(벡터화, 상수 전파, GVN 등)를 활용해 프로토콜-독립적인 수준에서 연산을 간소화하고 병렬성을 노출시킵니다. 이후, SSA 형식의 IR에서 데이터 흐름 그래프(DFG)와 제어 흐름 그래프(CFG)를 재구성하여 MPC 연산(로컬 덧셈, 비버 트리플을 이용한 곱셈 등) 간의 의존성을 정확히 파악합니다. 이 분석 결과를 기반으로 작동하는 비차단(Non-blocking) 런타임 스케줄러가 독립적인 연산들을 그룹화(배칭)하고, 통신과 계산을 공격적으로 중첩시켜 통신 지연을 숨깁니다.

또한, 이 배치된 연산 영역을 플러그형 백엔드(CPU SIMD 또는 GPU)에 매핑할 수 있는 유연한 아키텍처를 제시합니다. CPU 백엔드는 스레드 수에 따라 강한 확장성을 보였고, GPU 백엔드는 입력 크기가 커질수록 더 유리한 확장성을 나타냈습니다. 이는 단순히 GPU를 사용하는 것을 넘어, 컴파일러가 분석을 통해 생성한 배치 단위 작업을 하드웨어에 최적화하여 디스패치하는 체계적인 접근법을 보여줍니다. 결국, 이 파이프라인은 컴파일러가 병렬성 추출과 하드웨어 매핑의 복잡성을 대부분 처리하게 함으로써, MPC 프로그래머가 알고리즘과 프라이버시 규정에만 집중할 수 있는 환경을 조성합니다.