CMOS와 RRAM의 빠른 프로토타이핑 통합 전략

초록

본 논문은 CMOS와 저전력 저비용 저항성 메모리(RRAM)를 비용 효율적으로 결합하는 빠른 프로토타이핑 방식을 제시한다. 웨이퍼 레벨 가공과 멀티 레티클 공정을 혼합하고, 단계별 복잡도 증가 전략을 적용해 연구실 단계에서 양산 단계까지 원활히 전이할 수 있는 CMOS‑compatible 공정을 구현한다.

상세 분석

이 연구는 현재 반도체 산업이 직면한 물리적·경제적 한계 속에서 ‘Beyond‑Moore’ 패러다임을 실현하기 위한 구체적 로드맵을 제공한다. 핵심은 RRAM을 CMOS 백엔드‑오브‑라인(BEOL)과 완전 호환되는 공정으로 구현함으로써, 메모리·연산 융합(인‑메모리 컴퓨팅) 및 뉴로모픽 응용에 필요한 고밀도·저전력 소자를 빠르게 시험할 수 있다는 점이다. 논문은 먼저 150 mm 실리콘 웨이퍼 위에 금속‑절연‑금속(MIM) 구조의 2단자 RRAM을 제조한다. 여기서는 전자빔 증착, 스퍼터링, ALD 등 다양한 증착 기술을 활용해 TiOₓNᵧ, HfOₓNᵧ 등 질소 도핑 산화물을 실험하고, 전압 형성·스위칭 특성을 CMOS 1.8 V 공급 전압 이하로 낮추는 데 성공한다. 특히 HfOₓNᵧ(10 nm)·TiN 전극 조합은 2–4 V 형성 전압과 1–3 V 스위칭 전압을 보여, 기존 TiOₓ 기반 소자보다 전력 효율이 크게 개선되었다.

CMOS 측면에서는 200 mm 파운드리 웨이퍼에 180 nm 1P5M 공정을 적용하고, 금속‑4 단계까지 제조한 뒤 패시베이션(IL‑4) 층을 약 100 nm까지 얇게 식각·CMP로 재평탄화한다. 이 과정에서 웨이퍼 표면 거칠기가 0.31 nm RMS 이하로 감소해, 후속 포토리소그래피 정밀도가 크게 향상된다. 얇은 패시베이션은 포토레지스트 피복 및 리소그래피 공정에서 발생할 수 있는 광학 왜곡을 최소화하고, RRAM의 전기적 특성에 미치는 영향을 억제한다.

통합 설계 단계는 ‘복잡도 증가(Complexity‑Increase)’ 전략에 따라 세 단계로 나뉜다. ① 간단한 테스트 구조와 소규모 16 × 16 1T1R 배열을 구현해 공정 파라미터와 전기적 동작을 검증한다. ② 배열 규모를 32 × 32 교차바 배열로 확대해 밀도와 전류 분배 문제를 탐색한다. ③ 최종적으로 센서, 뉴럴 네트워크, 아다iabatic 메모리 등 고급 기능을 포함한 복합 회로를 설계한다. 각 단계는 설계‑제조‑테스트 루프를 빠르게 순환시켜, 문제점을 조기에 발견하고 공정을 최적화한다는 장점을 가진다.

또한, 멀티 레티클 접근법을 도입해 CMOS와 RRAM 레이어를 별도 마스크 세트로 처리함으로써, 파운드리와 연구실 간의 기술 격차를 최소화한다. 이는 기존 파운드리에서 제공하는 표준 BEOL 공정에 맞춰 RRAM을 ‘후공정’ 형태로 삽입할 수 있게 하여, 양산 전환 시 추가 비용·시간을 크게 절감한다.

전체적으로 이 논문은 재료 선택, 공정 흐름, 설계 전략을 통합적으로 제시함으로써, RRAM 기반 인‑메모리 시스템을 빠르게 프로토타이핑하고, 기존 CMOS 파운드리와의 호환성을 유지하면서 양산 가능성을 확보하는 실용적인 로드맵을 제공한다.