질소 도핑이 실리콘 질화물 나노층의 저항 스위칭에 미치는 영향

초록

본 논문은 LPCVD 공정으로 만든 5.5 nm 두께의 SiNₓ 층을 n⁺ 및 p⁺ 실리콘 기판 위에 형성하고, 25 keV, 1×10¹³ cm⁻²의 질소 이온 주입을 통해 비화학량론적(N‑rich) 시료를 제작하였다. 전류‑전압(I‑V) 및 임피던스 분광(IS) 측정을 통해 스위칭 전압, 트랩 밀도, 필라멘트 저항 등을 비교했으며, 질소 도핑이 트랩 밀도를 감소시키고 SET/RESET 전압을 상승시키는 동시에 필라멘트 저항을 낮추는 효과를 확인하였다. 또한 n‑형 기판이 p‑형에 비해 전압 변동성이 작고, 전류 과도 현상이 덜 나타나는 것으로 보고되었다.

상세 분석

이 연구는 실리콘 질화물(SiNₓ) 기반 MNOS(ReRAM) 소자의 저항 스위칭 메커니즘을 정밀히 규명하고자 두 가지 변수, 즉 기판 도핑형(n⁺ vs p⁺)과 질소 이온 주입(N‑rich) 여부를 동시에 고려하였다. LPCVD 공정으로 5.5 nm 두께의 거의 스토이키오메트릭(N/Si ≈ 1.33) Si₃N₄ 층을 증착하고, 2 nm SiO₂ 터널층을 삽입함으로써 전극‑절연층‑기판 구조를 안정화하였다. 질소 이온 주입은 25 keV, 1×10¹³ cm⁻²의 저에너지·저용량 조건을 사용해 기존 Si‑dangling bond를 부분적으로 패시베이트함으로써 트랩 밀도(Nₜ)를 감소시켰다. HR‑TEM 결과는 주입 후에도 질소층이 비정질 상태를 유지하고, 인터페이스는 원자 수준에서 깔끔하게 유지됨을 보여, 구조적 손상이 최소임을 확인한다.

전기적 특성에서는 모든 시료가 forming‑free bipolar 스위칭을 보였으며, HRS→LRS 전환(SET)은 +3.5 ~ +5 V, LRS→HRS 전환(RESET)은 –1.4 ~ –4 V 범위에서 발생했다. 특히, 스토이키오메트릭 n‑형 시료(SN5)는 SET 전압이 약 +3.5 V로 가장 낮았으며, p‑형 시료(SP5)는 +4 V 수준으로 약간 상승했다. 질소 풍부 시료는 전반적으로 SET 전압이 +4 ~ +5 V로 상승했는데, 이는 트랩 밀도 감소가 전도 필라멘트 형성을 억제해 더 높은 전계가 필요하게 만든 결과로 해석된다. 트랩 밀도는 SCLC 분석을 통해 구했으며, SN5와 SP5의 Nₜ는 각각 1.4×10¹⁹ cm⁻³, 2.5×10¹⁹ cm⁻³으로, N‑rich 시료는 1.9×10¹⁹ cm⁻³ 이하로 감소하였다.

임피던스 스펙트로스코피는 Randles 회로(Rₛ+(Rₚ‖Cₚ)) 모델로 피팅되었으며, Rₚ는 필라멘트 저항을, Cₚ는 비스위칭 SiNₓ의 기하학적 정전용량을 나타낸다. 스토이키오메트릭 시료는 Rₚ가 200 kΩ 이상으로 높은 반면, N‑rich 시료는 40 ~ 126 kΩ 수준으로 낮아 필라멘트가 보다 저항이 낮은 경로를 형성함을 의미한다. 또한, Rₛ는 수십 옴에서 수백 옴으로 변동했으며, 이는 전극‑전극 접촉 저항 차이와 기판 도핑형에 따른 전도도 차이를 반영한다.

통계적 분석에서는 SET 전압 변동성(σ/μ)이 n‑형 시료에서 가장 낮아 신뢰성이 높으며, p‑형에서는 인터페이스 불균일성 및 접촉 저항 증가로 변동성이 확대된다. RESET 전압 변동성은 전류 오버슈트와 필라멘트 재구성 과정에서 발생하는 stochastic 특성에 크게 좌우된다. 전류 제한(I_CC) 설정이 SET에서는 100 µA, RESET에서는 5 mA로 최적화되었으며, 이는 과도 전류에 의한 필라멘트 파괴를 방지하고 안정적인 스위칭을 확보하기 위한 실험적 최적값이다.

결과적으로, 질소 이온 주입은 트랩 밀도를 감소시켜 전압 구동을 높이고, 필라멘트 저항을 낮추어 LRS 전류를 증가시키는 두드러진 효과를 보인다. 동시에, n⁺ 기판이 p⁺에 비해 전압 변동성이 작고, 전류 오버슈트 현상이 덜 나타나 ReRAM 설계 시 n‑형 실리콘을 선호할 근거를 제공한다. 이러한 인사이트는 SiNₓ 기반 ReRAM을 CMOS 공정에 통합할 때, 도핑형 선택과 질소 함량 조절을 통해 스위칭 전압, 전류 소비, 신뢰성을 최적화할 수 있음을 시사한다.