이더볼트 FPGA 기반 이더리움 차가운 지갑 설계

초록

본 논문은 FPGA에 구현된 이더리움 HD(계층적 결정론적) 차가운 지갑인 EthVault를 제안한다. SECP256K1 타원곡선 연산을 사이드채널 및 타이밍 공격에 강인하도록 설계하고, 자식 키 파생(CKD) 및 HMAC‑SHA‑512, PBKDF2 등 지갑에 필수적인 암호 알고리즘을 하드웨어화하였다. 설계는 자원 사용량을 최소화해 Xilinx Zynq UltraScale+ FPGA에서 LUT 27 %, 레지스터 7 %, RAM 6 %만 차지한다.

상세 분석

EthVault는 기존 마이크로컨트롤러 기반 소프트웨어 지갑이 안고 있던 악성코드·사이드채널 위협을 근본적으로 차단하기 위해 FPGA를 기반으로 한 전용 하드웨어 아키텍처를 제시한다. 핵심은 SECP256K1 타원곡선 연산을 완전한 덧셈 공식과 Montgomery ladder를 결합해 구현함으로써 입력값에 따라 실행 흐름이 변하지 않도록 설계한 점이다. 이는 전력·시간 분석 공격에 대한 균일한 사이드채널 프로파일을 제공한다는 의미이며, 논문에서는 시뮬레이션을 통해 입력에 따른 전력 파형이 거의 동일함을 입증하였다.

또한, HD 지갑의 핵심인 BIP‑32/44 기반 CKD 함수가 하드웨어 모듈로 구현되었는데, 이는 마스터 키와 체인코드를 이용해 자식 키를 파생하는 과정을 파이프라인화하고, HMAC‑SHA‑512와 PBKDF2‑HMAC‑SHA‑512 연산을 공유 메모리와 재사용 가능한 연산 유닛으로 통합함으로써 자원 효율성을 극대화했다. 특히, 이 모듈은 10 kbps 이상의 실시간 서명 처리량을 만족하도록 설계돼, 실제 이더리움 네트워크에서 요구되는 트랜잭션 서명 속도를 충분히 지원한다.

자원 사용 측면에서는 전체 설계가 70 k LUT 이하, 10 k 레지스터 이하, 5 k BRAM 이하로 제한된 목표를 크게 초과하지 않는다. 구체적으로 LUT 27 %, 레지스터 7 %, RAM 6 %만 사용해 Xilinx Zynq UltraScale+ MPSoC에 탑재 가능하며, 이는 기존 상용 하드웨어 지갑(Ledger, Trezor 등)이 MCU 기반으로 구현된 것에 비해 훨씬 작은 면적을 차지한다. 또한, 설계는 모듈화된 구조를 갖추어 향후 다른 블록체인(예: Bitcoin, Binance Smart Chain)으로의 포팅이 용이하도록 설계되었다.

보안 위협 모델에서는 물리적 접근을 통한 전력 분석, 전자기 방출, 타이밍 공격을 모두 고려했으며, Montgomery ladder와 완전 덧셈 방식을 통해 분기와 조건부 연산을 제거함으로써 사이드채널 노출을 최소화한다. 그러나 FPGA 자체도 물리적 변조에 취약할 수 있기에, 논문에서는 차폐 패키징 및 온칩 전원 무결성 검증 기법을 추가 적용할 것을 제안한다.

전반적으로 EthVault는 하드웨어 수준에서 보안과 자원 효율성을 동시에 달성한 최초의 이더리움 HD 차가운 지갑 구현체이며, FPGA 기반 보안 모듈이 실제 상용 제품에 적용될 수 있는 실용성을 입증한다.