FPGA와 ASIC 타이밍 클로저 실전 가이드: 방법·도전·사례 분석

초록

본 논문은 FPGA와 ASIC 설계에서 타이밍 클로저를 달성하기 위한 핵심 원리와 최신 설계 흐름을 비교·분석한다. Xilinx Kintex UltraScale+ XCKU040와 7 nm ASIC을 대상으로 한 실험 결과, ASIC은 45 ps 설정·35 ps 유지 타임을, FPGA는 180 ps 설정·120 ps 유지 타임을 기록해 두 기술의 성능·제약을 명확히 제시한다.

상세 요약

FPGA와 ASIC은 구조적 차이와 설계 흐름에서 근본적인 타이밍 특성을 달리한다. FPGA는 사전 정의된 클록 네트워크, 전역 라우팅 리소스, 그리고 동적 재구성을 지원하는 LUT‑Based 로직을 갖추고 있어, 물리적 배치·라우팅 단계에서 발생하는 전파 지연과 클록 스큐가 주요 제약이 된다. 특히, 고속 SERDES와 전용 DSP 블록은 타이밍을 최적화할 수 있는 강점이지만, 전역 클록 버퍼와 다중 레벨 라우팅 구조는 설정(setup)과 유지(hold) 마진을 크게 제한한다. 반면, ASIC은 설계자가 셀 레벨에서 트랜지스터 배치를 자유롭게 정의하고, 전력·전압 스케일링을 통해 전압 강하와 전류 밀도를 조절함으로써 클록 주기를 최소화할 수 있다. 7 nm 공정의 경우, 금속 스택의 얇은 피치와 고속 트랜지스터 특성 덕분에 전파 지연이 크게 감소하고, 클록 트리 설계 시 고급 스키우드(스키우드) 기법을 적용해 클록 스큐를 최소화한다.

논문은 타이밍 분석 흐름을 크게 세 단계로 나눈다. 첫 번째는 정적 타이밍 분석(STA) 기반의 제약 정의 단계로, 클록 도메인, 멀티‑사이클 경로, false path 등을 정확히 식별해야 한다. 두 번째는 물리적 구현 단계에서의 배치·라우팅 최적화이며, FPGA에서는 지역 클록 버퍼와 지역 라우팅을 활용해 클록 네트워크의 지연을 균등화하고, ASIC에서는 전력‑전압 스케일링(PV‑scaling)과 전압 레벨 셰이딩을 통해 전압 강하를 보정한다. 세 번째는 포스트-시뮬레이션 및 타이밍 마진 검증 단계로, 시뮬레이션 파라미터(온도·전압·공정 변동)를 포괄적으로 스윕해 worst‑case 마진을 확보한다.

핵심 인사이트는 다음과 같다. ① FPGA는 클록 네트워크와 라우팅 리소스의 제한으로 설정 마진이 150 ps 이상이 되기 어렵지만, DSP와 BRAM을 활용한 파이프라인 설계로 실제 데이터 경로를 짧게 유지하면 전체 성능을 크게 끌어올릴 수 있다. ② ASIC은 셀 레벨 최적화와 고급 전력 관리 기법을 통해 40 ps 이하의 설정 마진을 달성할 수 있지만, 설계 비용·시간이 크게 증가한다. ③ 양쪽 모두 타이밍 클로저를 성공시키기 위해서는 초기 제약 정의 단계에서 정확한 타이밍 모델링과, 물리적 구현 단계에서의 자동화 도구와 수동 튜닝의 균형이 필수적이다.