고품질 NbTiN 나노와이어 공명기와 고체 네온 위 전자 스핀‑포톤 결합 연구

초록

고체 네온 위에 떠 있는 전자는 매우 긴 전하·스핀 코히런스를 보이며, NbTiN 나노와이어 공명기에 고체 네온을 증착하고 전자를 로드해도 내부 품질인자(Q≈10⁵)가 유지됨을 실험적으로 확인하였다. 이 기반 위에 마이크로자석을 배치해 국부적인 자기장 구배를 만들면 스핀‑포톤 강결합이 가능하고, 이론적으로 단일‑큐빗 게이트 충실도 99.99 %, 두‑큐빗 게이트 99.9 % 이상을 달성할 수 있음을 제시한다.

상세 분석

본 논문은 세 가지 핵심 과제를 체계적으로 다룬다. 첫째, NbTiN 나노와이어 공명기의 고품질(Q_int≈2.3×10⁵, Q_tot≈3.2×10⁴) 특성을 고체 네온(두께 160–270 nm) 위에 증착한 뒤에도 유지함을 실험적으로 입증한다. 이는 NbTiN의 높은 임계온도(10.7 K)와 높은 동역학 유도인덕턴스가 강자기장 환경에서도 손실을 최소화한다는 점을 확인한 것이다. 전자 층을 형성한 후에도 공명 주파수는 전자 밀도에 비례해 약 –0.9 %까지 이동했지만, 내부 손실(Q_int)은 변하지 않아 전자‑공명기 결합이 전도성 손실보다 전자‑전하 상호작용에 의해 지배됨을 보여준다. Drude 모델만으로는 관측된 손실을 설명하지 못하고, 표면 거칠기에 의한 전자 국소화 효과를 포함한 모델이 필요함을 제시한다.

둘째, 마이크로자석 설계에 대한 상세 시뮬레이션을 수행한다. Co/Ti/NbTiN 복합 전극을 공명기 양 끝에 배치하고 외부 B_ext를 y축으로 인가하면, Co 층이 자화되어 z‑방향 자기장 구배 ∂B_z/∂y≈0.36 mT/nm를 얻을 수 있다. 이 구배는 전자 두 개의 전기적 최소점(거리 d≈100 nm) 사이에서 스핀‑전하 상호작용을 크게 강화한다. 자석 두께(20–100 nm)와 Ti 완충층 두께를 최적화하면, 전자와 공명기 사이의 수직 거리 Δz≈146 nm에서 최대 구배를 달성할 수 있다. 이는 전자 고도(≈2.5 nm)와 네온 두께(≈90 nm)를 조절함으로써 실험 후에도 미세 조정이 가능함을 의미한다.

셋째, 이러한 물리적 파라미터를 바탕으로 스핀‑포톤 강결합(g≈2π·10 MHz 이상)과 고충실도 양자 논리 게이트를 설계한다. 전하‑포톤 결합이 강한 경우(기본 전하‑포톤 강도 g_c≈2π·100 MHz)와 자기장 구배가 충분히 클 때, 스핀‑전하 혼합 비율을 최적화해 스핀‑포톤 강결합 g_s≈2π·7 MHz를 얻는다. 이때 단일‑큐빗 X‑게이트는 20 ns 이내에 99.99 % 이상의 충실도를 달성하고, 두‑큐빗 CPHASE 게이트는 150 ns 내에 99.9 % 수준을 유지한다. 또한, 자연 네온(⁴⁰Ne) 사용 시 초저온(≈10 mK)에서 스핀 코히런스 시간이 1 s에 달할 것으로 예측되어, 열 잡음과 전자‑포톤 탈동조가 실질적인 제한 요인이 아니다.

전반적으로, NbTiN 나노와이어 공명기의 손실 최소화, 고체 네온 위 전자 층의 안정적 구현, 그리고 최적화된 마이크로자석 설계가 결합되어 전자‑스핀 기반 양자 컴퓨팅 플랫폼의 실현 가능성을 크게 높였다. 향후 연구는 마이크로자석과 DC 전압 라인을 동시에 통합한 실제 디바이스 제작, 전자 트랩의 전하 잡음 억제, 그리고 다중 전자·다중 공명기 네트워크 구축을 목표로 해야 할 것이다.