제조 결함에 따른 STT MRAM 쓰기 시간 변동을 이용한 물리적 복제 불가능 함수

초록

본 논문은 스핀전이 토크(STT) 방식 MRAM의 자기 터널 접합(MTJ)에서 결함에 의해 발생하는 스위칭 시간 변동을 활용해 물리적 복제 불가능 함수(PUF)를 구현하는 방법을 제시한다. 마이크로자기 시뮬레이션을 통해 여섯 가지 대표적인 결함 형태에 대한 스위칭 확률‑시간 곡선을 얻고, 이를 챌린지‑응답 테이블로 변환하여 인증에 사용할 수 있음을 보였다. 인터‑해밍 거리(IHD) 분석 결과 이상적인 0.5에 근접한 값을 얻어 보안성도 검증하였다.

상세 분석

이 연구는 STT‑MRAM의 핵심 소자인 MTJ의 스위칭 시간에 결함이 미치는 영향을 정량적으로 분석함으로써, 기존에 주로 저항값 변동에 의존하던 PUF 설계와 차별화된 접근을 제시한다. 먼저, 저자들은 실제 공정에서 관찰되는 여섯 가지 결함 형태(C0~C6)를 정의하였다. C0은 결함이 없는 이상적인 구조이며, C1은 중심에 5 nm 직경·2 nm 깊이의 구멍, C2‑3은 두께가 4 nm와 2 nm로 차등된 반구형 구조, C4는 가장자리에 10 nm 폭·1 nm 돌출, C5는 5 nm 직경·1 nm 돌출, C6은 5 nm 직경의 관통 구멍이다. 이러한 결함은 MTJ의 자화 역학에 직접적인 영향을 미쳐 스위칭 임계 전류와 스위칭 시간에 변동을 초래한다.

시뮬레이션은 MuMax3를 이용해 300 K에서 3 mA 전류 펄스를 가했을 때의 스위칭 확률을 100개의 트래젝터리로 통계하였다. 스위칭은 y‑축 정규화 자화가 0.9 이상이 되는 순간으로 정의했으며, 각 결함에 대해 펄스 폭을 0.5 ns부터 5 ns까지 변화시켜 확률‑시간 곡선을 도출하였다. 결과적으로 C1·C6은 비교적 높은 스위칭 확률(≈69 %)을 보인 반면, C2‑3은 20 % 수준으로 크게 낮았다. 이는 두께 불균형이 스핀 전이 토크 효율을 크게 저하시킨다는 물리적 해석과 일치한다.

PUF 구현 단계에서는 3개의 MTJ를 하나의 유닛으로 묶어, 각 MTJ에 서로 다른 결함을 할당하고 동일한 펄스(3 mA·0.75 ns)를 적용하였다. 스위칭 확률이 50 % 이상이면 ‘1’, 이하이면 ‘0’으로 매핑해 3비트 응답을 생성하였다. 결함 배치에 따라 110, 101, 011 등 다양한 응답이 나타났으며, 이는 챌린지(펄스 폭·전류)와 결합해 고유한 챌린지‑응답 테이블을 만든다.

인터‑해밍 거리(IHD) 분석에서는 6개의 유닛 간 평균 IHD가 0.533(0.75 ns)에서 0.479(0.75 ns, 결함 중복 허용)로 측정되었으며, 이는 0.5에 근접해 강력한 랜덤성을 확보함을 의미한다. 또한 펄스 폭을 0.7 ns로 조정하면 응답 비트가 변동하여 추가적인 챌린지 다양성을 제공한다.

추가적으로 저자들은 스위칭 시간 분포 자체를 활용하는 ‘강력 PUF’ 개념을 제안한다. 동일 전류·확률 조건에서 1000번 시뮬레이션을 수행한 결과, 각 결함 유형마다 뚜렷한 시간 분포 차이를 보였으며, 이를 확률밀도 함수로 추출하면 더욱 높은 엔트로피와 복제 방지 능력을 얻을 수 있다.

전체적으로 이 논문은 (1) 결함에 민감한 물리량(스위칭 시간·확률)을 PUF의 엔트로피 원천으로 활용, (2) 마이크로자기 시뮬레이션을 통한 정량적 모델링, (3) 인터‑해밍 거리 등 보안 지표를 통한 성능 검증이라는 세 축으로 설계·평가를 수행하였다. 실험적 검증이 아직 부족하지만, 시뮬레이션 기반 접근은 설계 단계에서 다양한 결함 시나리오를 빠르게 탐색할 수 있게 해 주어, 차세대 하드웨어 보안 솔루션으로서의 가능성을 크게 높인다.