시공간 그래프 신경망을 이용한 무음 데이터 오류 회로 결함 예측

초록

본 논문은 회로 수준의 무음 데이터 오류(SDE)를 빠르고 정확하게 예측하기 위해, 게이트‑레벨 넷리스트를 시공간 그래프로 변환하고 전용 공간·시간 인코더를 갖춘 ST‑GCN 모델을 제안한다. ISCAS‑89 벤치마크에서 시뮬레이션 시간을 10배 이상 단축하면서 5‑사이클 오류 발생 확률을 평균 절대 오차 0.024 수준으로 추정한다. 또한 테스트 포인트 선택에 예측된 FIP를 활용하면 장기 사이클 결함 검출 효율이 크게 향상된다.

상세 요약

이 연구는 전통적인 기능 테스트 기반 SDE 검출이 시뮬레이션 비용이 높고 장기 사이클 결함을 놓치기 쉬운 문제점을 해결하고자 한다. 핵심 아이디어는 회로의 물리적 토폴로지와 신호 전파 타이밍을 동시에 포착할 수 있는 시공간 그래프 모델링이다. 먼저, 각 게이트를 그래프 노드로, 배선 연결을 엣지로 정의하고, 클럭 주기마다 신호 값(논리 레벨, 전이 시간 등)을 시간 차원에 매핑한다. 이렇게 구성된 시공간 그래프는 공간 인코더(그래프 컨볼루션 레이어)와 시간 인코더(1‑D 컨볼루션 혹은 트랜스포머 기반 레이어)로 순차적으로 처리된다. 공간 인코더는 인접 게이트 간의 상호작용을 학습해 로컬 결함 전파 특성을 캡처하고, 시간 인코더는 다중 사이클에 걸친 신호 변화를 모델링한다.

학습 단계에서는 기존 결함 시뮬레이터(예: FaultSim)로부터 얻은 장기 사이클 Fault Impact Probability(FIP)를 레이블로 사용한다. 입력 피처는 테스트 가능성 지표(Controllability/Observability), 게이트 레벨 전력·지연 정보, 혹은 간단히 논리 레벨 시퀀스 등으로 구성될 수 있어, 정확도와 효율성 사이의 트레이드오프를 자유롭게 조정한다. 손실 함수는 회귀 목적의 MSE와 정규화 항을 결합해 과적합을 방지한다.

실험 결과는 두 가지 관점에서 의미가 크다. 첫째, ISCAS‑89 벤치마크(9개의 순차 회로)에서 5‑사이클 FIP 예측 시 평균 절대 오차(MAE)가 0.024에 불과했으며, 시뮬레이션 대비 10배 이상 빠른 추론 속도를 달성했다. 둘째, 예측된 FIP를 기반으로 테스트 포인트를 선택하면 기존 커버리지 기반 선택 방식에 비해 장기 사이클 결함 검출률이 평균 18% 상승한다. 이는 설계 단계에서 테스트 비용을 크게 절감하면서도 안전성을 확보할 수 있음을 시사한다.

또한, 모델은 SoC 수준의 대규모 회로에도 확장 가능하도록 설계되었으며, 그래프 파티셔닝과 배치 처리 기법을 통해 메모리 사용량을 제한한다. 향후 연구에서는 온‑칩 센서 데이터와 결합해 실시간 오류 예측에 적용하거나, 변형된 그래프 구조(예: 하이퍼그래프)로 멀티‑전압·멀티‑클럭 환경을 모델링하는 방안을 제시한다.