멀티플라이어 없는 정수 웨이브렛 변환 모듈

초록

본 논문은 곱셈 연산을 배제한 정수형 이산 웨이브렛 변환(IWT) 구현을 위해, 재구성 가능한 논리 회로 기반의 손실 없는 필터뱅크 구조와 병렬 처리에 최적화된 기본 모듈들을 제안한다. 두 번째 세대 웨이브렛 이론을 활용해 연산량을 크게 감소시키고, 전·후방 변환을 동일한 하드웨어 모듈로 수행할 수 있도록 설계하였다.

상세 요약

이 논문은 디지털 신호 처리 분야에서 실시간 손실 없는 압축 및 복원을 위한 핵심 기술인 정수 이산 웨이브렛 변환(IWT)의 하드웨어 구현 문제를 다룬다. 기존의 IWT 구현은 주로 승산기(multiply)와 복잡한 부동소수점 연산에 의존했으며, 이는 FPGA나 ASIC 같은 재프로그래머블 로직에서 면적·전력·지연 시간 측면에서 비효율적이었다. 저자들은 이러한 한계를 극복하기 위해 ‘곱셈 없는(mul‑less)’ 설계 철학을 채택하고, 두 번째 세대 웨이브렛(Second‑generation Wavelet, SGW) 프레임워크를 기반으로 lifting scheme을 변형하였다.

핵심 아이디어는 lifting 단계에서 발생하는 가중치 곱셈을 비트 시프트와 덧셈/뺄셈만으로 대체하는 것이다. 이를 위해 저자는 정수 계수들을 2의 거듭제곱 형태로 근사화하고, 오버플로우를 방지하기 위해 적절한 스케일링(정규화) 과정을 삽입한다. 결과적으로 각 lifting 단계는 ‘add‑shift‑add’ 구조만을 필요로 하며, 이는 하드웨어 구현 시 논리 게이트 수를 크게 줄인다.

또한, 논문은 병렬 아키텍처를 위한 새로운 기본 구조(basic cell)를 제시한다. 이 구조는 입력 데이터 스트림을 2‑sample씩 동시에 처리할 수 있는 파이프라인 형태이며, 전방(forward)와 후방(backward) 변환을 동일한 셀에서 전환 제어 신호만 바꾸어 수행한다. 이러한 설계는 모듈 재사용성을 극대화하고, 메모리 접근 패턴을 최소화함으로써 전체 지연 시간을 감소시킨다.

하드웨어 레벨에서 저자들은 VHDL 기반의 시뮬레이션과 Xilinx Virtex‑7 FPGA에 대한 구현 결과를 제시한다. 구현 결과는 전통적인 승산기 기반 IWT와 비교했을 때 논리 셀 사용량이 약 45 % 감소하고, 클럭 주파수는 20 % 이상 향상되었으며, 전력 소모 역시 30 % 이상 절감되었다는 점을 강조한다. 또한, 정수 연산 특성상 양자화 오차가 없으며, 역변환 시 원본 신호를 완벽히 복원할 수 있음을 실험적으로 검증하였다.

이 논문은 특히 저전력 임베디드 시스템, 실시간 영상/음성 코덱, 그리고 데이터 센터의 하드웨어 가속기 설계에 직접적인 적용 가능성을 제시한다. 곱셈 없는 설계는 ASIC 설계 시 면적 절감과 제조 비용 감소로 이어질 수 있으며, FPGA 환경에서는 동적 재구성을 통한 다양한 파라미터(예: 필터 길이, 레벨 수) 조정이 용이하다. 마지막으로, 저자들은 향후 연구 방향으로 다중 레벨 멀티스케일 변환, 비정규(Non‑dyadic) 샘플링 지원, 그리고 고정밀도 부동소수점 변환과의 하이브리드 구조를 제안한다.