확률 시스템 제어 장벽 인증을 이용한 형식적 합성 방법

본 논문은 이산시간 확률 제어 시스템(dt‑SCS)의 형식적 합성 문제를 다루며, 복합적인 시간 논리 사양을 만족시키는 제어 정책을 자동으로 설계하고, 그 만족 확률에 대한 정량적 하한을 제공한다. 연구 동기는 기존의 이산화 기반 방법이 상태 공간을 격자화함으로써 차원 저주에 시달리는 반면, 최근 비이산화 접근법(예: 제어 장벽 인증)이 안전 검증에 성공했지만, 복합 사양을 만족시키는 제어 설계에는 아직 한계가 있다는 점에 있다. 논문의 핵심 아이디어는 다음과 같다. 1. **사양 변환**: LTL F(Linear Temporal Logic over Finite Traces) 사양 ϕ를 부정(¬ϕ)하고, 이를 DFA A¬ϕ = (Q, Q₀, Π, δ, F) 로 변환한다. DFA는 각 상태를 “현재까지 관측된 원자 명제들의 조합”으로 해석하고, 전이 δ는 새로운 관측이 들어올 때 상태를 업데이트한다. 부정 사양을 DFA로 표현하면, 원 사양을 만족하지 못하는 경로는 DFA의 수용 상태(F)로 도달하는 경로와 일대일 대응한다. 2. **도달 가능성 문제 분해**: DFA의 전이 그래프를 따라 “특정 상태 집합에 도달할 확률을 상한으로 제한”하는 일련의 도달 가능성 문제를 정의한다. 예를 들어, 현재 DFA 상태 q에서 다음 전이로 이동하기 위해서는 시스템 상태가 라벨링 함수 L(x)∈Π에 따라 특정 원자 명제 집합에 속해야 한다. 이때 목표 집합은 “다음 DFA 상태에 대응되는 라벨을 갖는 상태”가 된다. 3. **제어 장벽 인증(CBC)**: 각 도달 가능성 서브‑문제에 대해 제어 장벽 인증 B: X→ℝ₊와 상수 γ∈