다중코어 공유 캐시 동작 분석 모델링

초록

본 논문은 멀티코어 환경에서 데이터 공유와 캐시 일관성을 고려한 공유 L2 캐시 미스율을 예측하는 분석 모델을 제안한다. 제안 모델은 프라이빗 L1 캐시의 코히어런스 미스를 포함한 상위‑하위 캐시 연동을 가능하게 하며, gem5 시뮬레이션과 비교했을 때 평균 절대 오차가 2% 이하(공유 L2)와 8% 이하(전체 시스템)라는 높은 정확도를 보인다. 또한 기존 최첨단 방법 대비 10배 적은 시간 비용으로 동일 수준의 정확도를 달성한다.

상세 요약

이 연구는 현대 프로세서 설계에서 필수적인 멀티코어·다계층 캐시 구조의 복잡성을 정량적으로 이해하고, 설계 단계에서 빠른 설계 공간 탐색을 가능하게 하는 분석 모델을 개발하는 데 초점을 맞추었다. 기존의 캐시 모델링은 주로 단일코어 또는 코히어런스 효과를 무시한 독립적인 프라이빗 캐시 분석에 머물렀으며, 공유 캐시의 미스율을 정확히 예측하기 위해서는 전체 메모리 접근 패턴, 코어 간 데이터 공유 정도, 그리고 캐시 일관성 프로토콜에 의해 발생하는 추가 미스(코히어런스 미스)를 동시에 고려해야 한다는 점을 강조한다.

제안된 모델은 먼저 각 코어의 프라이빗 L1 캐시에서 발생하는 히트·미스 비율을 기존의 확률적 접근 모델(예: Stack Distance, Reuse Distance)로 추정한다. 이후, 코어 간 데이터 공유를 정량화하기 위해 공유 객체의 접근 빈도와 공유 범위를 파라미터화한다. 이 단계에서 공유 객체가 여러 코어에서 동시에 읽기/쓰기될 경우 발생하는 코히어런스 트래픽을 모델링하기 위해 MESI와 같은 일반적인 일관성 프로토콜의 상태 전이 확률을 도입한다. 특히, 쓰기 인밸리데이션과 읽기 요청에 따른 라인 전파 비용을 수식화함으로써 코히어런스 미스가 전체 L2 미스에 미치는 영향을 정밀하게 추정한다.

다음으로, L2 공유 캐시의 미스율을 예측하기 위해 프라이빗 L1에서 전달된 미스 스트림과 코히어런스 미스 스트림을 합성한다. 여기서는 캐시 라인 크기, 연관도, 교체 정책(LRU, PLRU 등)을 파라미터로 사용하여, 각 미스 스트림이 L2 캐시에서 재사용될 확률을 계산한다. 특히, L2 캐시가 다중 코어의 요청을 동시에 수용해야 하는 상황을 고려해, 요청 간의 경쟁과 대기 시간을 모델에 포함시켰다. 이 과정에서 기존 모델이 간과했던 “다중 스트림 병합 효과”를 수학적으로 표현함으로써, 실제 시뮬레이션과 거의 일치하는 미스율을 도출한다.

모델 검증을 위해 저자들은 PARSEC 2.1 벤치마크 중 13개의 애플리케이션을 선택하고, 듀얼코어와 쿼드코어 구성을 포함한 8가지 하드웨어 설정에서 gem5 시뮬레이션을 수행했다. 실험 결과, 공유 L2 캐시 미스율에 대한 평균 절대 오차는 2% 미만이며, 전체 시스템(프라이빗 L1 + 공유 L2) 수준에서는 8.03%의 평균 절대 오차를 보였다. 이는 기존의 상태‑오브‑더‑아트 모델이 10배 이상의 시뮬레이션 시간을 요구하는 것에 비해, 제안 모델은 약 0.1배의 시간만으로 유사한 정확도를 달성함을 의미한다. 또한, 57가지의 다양한 멀티코어·멀티레벨 캐시 구성에 대한 미스율 예측을 수행함으로써, 설계 공간 탐색에 있어 실용적인 도구로서의 가능성을 입증하였다.

핵심 인사이트는 다음과 같다. 첫째, 데이터 공유 정도와 코히어런스 트래픽을 정량화하면 공유 캐시 미스율을 높은 정확도로 예측할 수 있다. 둘째, 프라이빗 캐시와 공유 캐시를 연계한 통합 모델링이 개별 모델보다 전체 시스템 성능 예측에 더 유리하다. 셋째, 분석 모델을 활용하면 시뮬레이션 기반 설계 흐름의 병목을 크게 완화시켜, 설계 초기 단계에서 빠른 설계·옵션 평가가 가능하다.