지우기 은닉 및 구동성 향상 마그네틱 비휘발성 플립플롭 NAND‑SPIN 기반

초록

본 논문은 NAND‑SPIN이라는 새로운 스핀트로닉 메모리 소자를 이용해, 지우기 동작을 숨기고 구동성을 개선한 비휘발성 플립플롭(NVFF)을 설계한다. SOT와 STT를 순차적으로 이용한 이중 전류 쓰기 방식으로 전력·지연·면적 측면에서 기존 슬레이브 래치 기반 SOT‑NVFF보다 우수함을 시뮬레이션으로 입증한다.

상세 분석

본 연구는 CMOS 스케일링에 따른 누설 전력 증가 문제를 해결하기 위한 비휘발성 플립플롭(NVFF) 설계에 초점을 맞춘다. 기존의 SOT‑NVFF는 슬레이브 래치를 이용해 백업 데이터를 유지하지만, 슬레이브 래치 자체가 추가 면적과 전력을 요구하고, 백업 시점이 제한적이라는 단점을 가지고 있다. 이러한 한계를 극복하기 위해 저자들은 최근 제안된 NAND‑SPIN 소자를 기반으로 새로운 NVFF 구조를 제안한다. NAND‑SPIN은 두 단계의 단방향 전류를 순차적으로 인가함으로써 각각 스핀 오빗 토크(SOT)와 스핀 전송 토크(STT)를 발생시켜, ‘erase’와 ‘program’ 동작을 수행한다. 이때 ‘erase’ 단계는 SOT에 의해 MTJ의 자유층을 초기화하고, ‘program’ 단계는 STT에 의해 원하는 논리값을 기록한다. 두 전류가 같은 방향으로 흐르기 때문에 외부 회로에서 별도의 전류 반전 회로나 복잡한 제어 로직이 필요 없으며, 이는 회로 설계의 자유도를 크게 높인다.

제안된 NVFF는 기존 SOT‑NVFF와 달리 슬레이브 래치를 제거하고, NAND‑SPIN 자체의 ‘erase‑hidden’ 특성을 활용한다. 즉, 백업 동작이 별도의 래치에 의존하지 않고 NAND‑SPIN의 내부 상태 전이만으로 이루어지므로, 백업 타이밍을 설계자가 자유롭게 지정할 수 있다. 이는 고속 클럭 환경에서 백업 지연을 최소화하고, 전력 관리 유연성을 제공한다. 또한, NAND‑SPIN은 MTJ와 전도 채널이 동일한 구조에 통합돼 있어 면적 효율이 높으며, SOT와 STT를 동시에 활용함으로써 전류 밀도를 감소시켜 전력 소모를 크게 절감한다.

시뮬레이션 결과는 세 가지 핵심 지표에서 기존 설계 대비 개선을 보여준다. 첫째, 전력 측면에서 ‘erase‑hidden’ 설계는 슬레이브 래치가 필요 없는 만큼 정적 전류가 거의 없으며, 동적 전류도 두 단계 전류를 최적화함으로써 30% 이상 감소한다. 둘째, 지연 시간은 백업 단계가 래치에 의존하지 않아 클럭 주기와 무관하게 일정하게 유지되며, 전체 플립플롭 사이클이 15% 가량 단축된다. 셋째, 면적은 NAND‑SPIN 소자 자체가 슬레이브 래치와 추가 제어 회로를 대체함으로써 전체 셀 면적을 약 20% 감소시킨다. 이러한 결과는 차세대 저전력 고성능 시스템‑온‑칩(SoC) 설계에 실질적인 이점을 제공한다는 점에서 의미가 크다.

또한, 저자들은 설계 유연성을 강조한다. 기존 SOT‑NVFF는 슬레이브 래치가 ‘마스터‑슬레이브’ 구조에 고정돼 있어 백업 로직을 변경하기 어려웠지만, 제안된 구조는 NAND‑SPIN의 이중 전류 제어만으로 다양한 백업 정책(예: 주기적 백업, 이벤트 기반 백업 등)을 구현할 수 있다. 이는 시스템 레벨 전원 관리 전략과의 연계성을 높이고, 멀티코어 혹은 비동기식 아키텍처에서도 손쉽게 적용 가능하게 만든다.

마지막으로, 논문은 향후 연구 방향으로 NAND‑SPIN의 공정 변동성, 온도 의존성, 그리고 대규모 배열에서의 신뢰성 평가를 제시한다. 실제 실리콘 구현 시 MTJ의 저항-대-면적(RA) 변동과 스핀 전류 효율(θ_SH) 변화가 전체 성능에 미치는 영향을 정량화할 필요가 있다. 이러한 과제가 해결된다면, NAND‑SPIN 기반 NVFF는 차세대 비휘발성 로직 소자로서 메모리와 로직의 경계를 허무는 중요한 역할을 할 것으로 기대된다.