고속 회로 설계를 위한 병렬 지능형 베이지안 최적화

초록

본 논문은 PCB 스트립라인 설계 시 특성 임피던스, 삽입 손실, 크로스토크 등을 동시에 만족시키기 위한 파라미터 최적화를 목표로 한다. 기존 베이지안 최적화의 차원·관측 수 증가에 따른 계산량 문제를 해결하고, 초기 샘플링의 불확실성을 감소시키기 위해 다수의 소규모 BO를 병렬로 실행한 뒤 결과를 통합하는 ‘Parallel Intelligent Bayesian Optimization(PIBO)’ 방식을 제안한다. 6개의 설계 변수에 대해 260회의 시뮬레이션만으로 85 Ω 목표 임피던스와 최소 삽입 손실을 달성했으며, 12코어 머신에서 15분 내에 수렴한다.

상세 분석

이 논문은 고속 PCB 설계에서 필수적인 임피던스 매칭, 삽입 손실 최소화, 그리고 크로스토크 억제를 동시에 만족시키는 다목적 최적화 문제를 베이지안 최적화(Bayesian Optimization, BO) 프레임워크로 접근한다. 전통적인 BO는 가우시안 프로세스(Gaussian Process, GP)를 사전 모델로 사용하고, 확률적 개선(Probability of Improvement, PI)과 같은 획득 함수를 통해 다음 샘플을 선택한다. 그러나 차원이 높아지고 관측 데이터가 수천 개에 달하면 공분산 행렬의 연산 복잡도가 O(N³)으로 급증해 실시간 설계에 부적합해진다.

저자들은 이러한 한계를 극복하기 위해 두 단계의 병렬 전략을 도입한다. 첫 단계에서는 서로 다른 무작위 초기 샘플을 갖는 다수의 소규모 BO 인스턴스를 동시에 실행한다. 각 인스턴스는 초기 샘플 수를 작게 유지해 GP 학습 비용을 최소화하고, 서로 다른 탐색 경로를 제공함으로써 초기 샘플링 편향을 평균화한다. 두 번째 단계에서는 모든 인스턴스가 수집한 데이터를 하나의 대규모 데이터셋으로 합친 뒤, 제한된 반복 횟수로 다시 BO를 수행한다. 이때 사용되는 커널은 Matern 커널이며, 획득 함수는 PI에 탐색‑활용 균형을 조정하는 하이퍼파라미터 τ를 적용한다.

실험에서는 6개의 설계 변수(W, S, T, H₁, H₂, εᵣ)를 대상으로 각 변수의 범위와 스텝을 정의하고, 전체 조합이 약 100 k에 달함을 확인한다. 목표는 85 Ω 임피던스를 유지하면서 삽입 손실을 최소화하는 것이며, 목적 함수는 손실과 임피던스 오차를 가중합한 형태로 설계되었다. PIBO는 총 260회의 시뮬레이션(전통적인 전수 탐색 대비 0.26 %)만으로 최적 설계값을 도출했으며, 12코어 CPU에서 15분 내에 수렴했다. 반복 실험에서도 250~270회 시뮬레이션 범위 내에서 전역 최적점에 일관되게 도달함을 보여, 초기 샘플링에 대한 민감도가 크게 감소했음을 입증한다.

이 접근법은 (1) 고차원·대규모 데이터에서의 계산 복잡도 감소, (2) 병렬 실행을 통한 시간 단축, (3) 초기 샘플링 편향 완화라는 세 가지 핵심 장점을 제공한다. 또한, 하이퍼파라미터 튜닝과 커널 선택이 여전히 성능에 영향을 미치지만, 병렬 구조 덕분에 튜닝 비용이 크게 낮아진다. 향후 연구에서는 더 높은 차원의 설계 변수와 크로스토크와 같은 다중 목표를 동시에 다루는 확장 가능성을 제시하고 있다.