고속 인터리브 DAC 이미지 보정을 위한 머신러닝 기반 시뮬레이티드 어닐링 알고리즘

본 논문은 14 nm CMOS 공정으로 구현된 10‑bit, 50 GS/s 2‑단계 시간 인터리브 DAC(TIDAC)의 이미지 스퍼를 억제하기 위한 새로운 보정 방법을 제시한다. 기존 고속 RF 프론트엔드에서는 아날로그 믹서·LO·필터가 차지하는 면적·전력·비용이 크게 문제되었으며, 디지털 변환기와 DSP를 활용한 전방향 설계가 대두되고 있다. 그러나 고속 DAC를 다중 저속 DAC를 시간 인터리브 방식으로 구현할 경우, 클럭 듀티 사이클 오차(α), 서브 DAC 이득 불균형(g_A, g_B), 데이터‑클럭 정렬 오차(τ_settle) 등으로 인해 f_s/2 위치에 이미지 스퍼가 발생한다. 이러한 스퍼는 시스템 SFDR을 크게 저하시켜 실용적인 RF 송·수신에 제약을 만든다. 논문은 먼저 이러한 물리적 원인을 수학적으로 모델링한다. 서브 DAC A와 B의 출력 전류를 각각 g_A·Π(t)·x_A(t)와 g_B·Π(t)·x_B(t) 형태의 RZ 펄스로 표현하고, Fourier 변환을 통해 Y_A(f)와 Y_B(f)를 도출한다. α=0일 때 두 서브 DAC가 완벽히 대칭이면 이미지가 완전히 소멸하지만, 실제 회로에서는 α≠0 및 g_A≠g_B가 존재해 sinc 함수와 위상 항이 결합된 형태로 f_s/2‑f_out 위치에 스퍼가 나타난다. 또한, 데이터 전이 시 발생하는 τ_settle 차이도 동일한 메커니즘으로 이미지 스퍼를 강화한다. 이러한 비선형, 비연속적인 손실 함수를 최소화하기 위해, 저자들은 DAC에 이미 내장된 고속 ADC와 마이크로컨트롤러, SPI 인터페이스를 활용한다. 디지털 제어 레지스터 6개(클럭 듀티, 서브 DAC 이득 보정, 위상 회전, τ_settle 보정 등)를 상태 벡터 s∈S⊂ℝ⁶로 정의하고, 온칩 ADC를 통해 DAC 출력의 FFT를 수행해 이미지 스퍼 파워를 비용 함수 C(s)로 설정한다. 목표는 C(s)를 최소화하는 정수 최적화 문제를 푸는 것이다. 파생이 존재하지 않는 이산 최적화 문제에 적합한 전역 탐색 기법으로 시뮬레이티드 어닐링(SA)을 채택한다. SA는 초기 온도 T_max에서 시작해 지수적으로 감소시키며(γ), 각 온도 단계에서 K번의 이웃 탐색을 수행한다. 이웃 상태 n(s)는 6개의 레지스터 중 하나를 무작위 선택하고, 해당 레지스터의 가능한 값 범위 내에서 새로운 값을 할당해 생성한다. 비용 차 ΔE가 음이면 무조건 수용하고, 양이면 exp(−βΔE/T) 확률에 따라 수용한다. 이 과정은 높은 온도에서 광범위한 탐색을, 낮은 온도에서 미세 조정을 가능하게 한다. 실험은 Agilent N9030A 스펙트럼 분석기를 이용해 온칩 ADC를 에뮬레이션하고, 10‑bit 50 GS/s TIDAC에 SA를 적용했다. 파라미터 γ=0.8, K=30, β=50, T_max/T_min은 적절히 설정하였다. 결과적으로 평균 160회의 이미지 스퍼 측정 후 최적 상태에 수렴했으며, 동일한 탐색 범위를 그리드 서치로 수행했을 때는 280회의 측정이 필요했다. 특히 고주파 영역에서 SA는 -50 dBc 이하의 이미지 억제를 15 dB 향상시켰다. 이는 기존 방법이 요구하는 복잡한 아날로그 보정 회로나 매칭 강화 없이 디지털 제어만으로도 충분히 고성능을 달성할 수 있음을 증명한다. 논문은 또한 향후 연구 방향을 제시한다. 온칩 DAC‑ADC 루프백을 이용해 실시간 자동 보정을 구현하고, 고속 데이터 변환기의 고조파 왜곡을 머신러닝 기반으로 억제하는 방안을 탐색할 수 있다. 이러한 접근은 고속 통신·레이다·5G 시스템에서 고성능, 저전력, 소형화된 RF 프론트엔드 구현에 중요한 기여를 할 것으로 기대된다.