페로일렉트릭 FET 기반 처리인메모리 DNN 가속기 설계 공간 탐색

초록

본 논문은 FeFET 기반 인메모리 처리 구조에서 인공신경망의 분류 정확도에 미치는 디바이스 한계들을 정량화한다. 아날로그‑디지털 변환기 해상도, FeFET 셀당 비트 수, 네트워크 깊이 등 세 가지 설계 변수를 탐색하고, 시스템 아키텍처와 학습 기법, 과잉 파라미터화가 디바이스 제약을 완화할 수 있음을 보인다.

상세 분석

FeFET는 비휘발성 전하 저장 특성과 높은 전도성 변조 능력으로 메모리와 연산을 동일한 물리적 위치에서 수행할 수 있는 처리인메모리(PIM) 구현에 유리하다. 그러나 실제 회로 수준에서는 셀당 비트 수가 제한되고, 프로그램/소거 과정에서 발생하는 변동성, 온도·전압에 대한 민감도, 그리고 ADC(Analog‑to‑Digital Converter)의 해상도가 전체 시스템의 신호‑대‑노이즈 비(SNR)를 좌우한다. 논문은 이러한 물리적 제약을 정량적으로 모델링하여 DNN 가중치 매핑 오류가 최종 분류 정확도에 미치는 영향을 시뮬레이션한다.

첫 번째 설계 변수인 ADC 해상도는 입력 신호를 디지털로 변환하는 과정에서 발생하는 양자화 잡음을 결정한다. 4‑bit ADC는 저전력·소형화에 장점이 있지만, 양자화 오차가 크게 누적되어 깊은 네트워크에서는 정확도 저하가 눈에 띈다. 반면 8‑bit 이상으로 늘리면 양자화 잡음은 무시 수준이 되지만, 전력 소모와 회로 복잡도가 급격히 증가한다.

두 번째 변수인 FeFET 셀당 비트 수는 가중치 저장 밀도와 직접 연관된다. 1‑bit(이진) 셀은 가장 간단하지만, 가중치 양자화 손실이 크다. 2‑bit·3‑bit 셀을 사용하면 가중치 표현 범위가 확대되어 학습 단계에서 오버파라미터화(Over‑parameterization)를 통해 손실을 보상할 수 있다. 그러나 셀당 비트 수가 늘어날수록 프로그램 전압·시간이 증가하고, 셀 간 변동성(Variability) 관리가 어려워진다.

세 번째 변수인 네트워크 깊이는 모델 복잡도와 직접 연결된다. 얕은 네트워크는 하드웨어 요구사항이 낮지만, 복잡한 데이터셋에 대한 표현력이 부족해 정확도가 제한된다. 반면 깊은 네트워크는 높은 표현력을 제공하지만, 각 레이어마다 양자화·노이즈가 누적돼 전체 정확도에 악영향을 줄 수 있다. 논문은 깊이 4~6층 구조에서 2‑bit FeFET와 6‑bit ADC 조합이 가장 효율적인 트레이드오프를 제공한다는 결과를 제시한다.

또한, 시스템 수준에서 “학습 시 모델 오버파라미터화”와 “후처리 보정(Calibration)” 기법을 적용하면 디바이스 변동성을 완화할 수 있다. 구체적으로, 가중치를 학습 단계에서 다중 비트(예: 8‑bit)로 최적화한 뒤, 구현 단계에서 FeFET의 제한된 비트 수에 맞게 재양자화하는 방법이 제안된다. 이 과정에서 손실 함수에 양자화 잡음을 모델링하면, 실제 하드웨어에서의 정확도 저하를 사전에 예측하고 보정할 수 있다.

결과적으로, 논문은 설계 공간 탐색을 통해 “ADC 해상도 6‑bit, FeFET 셀당 2‑bit, 네트워크 깊이 5층” 구성이 전력·면적·정확도 삼각형에서 최적점을 형성한다는 결론을 내린다. 이는 FeFET 기반 PIM 가속기가 기존 CMOS‑ 기반 가속기에 비해 메모리 대역폭 병목을 크게 완화하면서도, 적절한 설계 선택과 학습 전략을 통해 디바이스 한계를 충분히 보완할 수 있음을 시사한다.