엑사스케일을 위한 FPGA 기반 멀티칩 모듈 설계와 실증

초록

본 논문은 엑사스케일 컴퓨팅에 필요한 고밀도·고효율 하드웨어를 목표로, 68.5 mm × 55 mm 기판에 Xilinx Zynq Ultrascale+ MPSoC 2개를 집적한 멀티칩 모듈(MCM)을 설계·제조하고, 음향 현미경·X‑ray·단면·Thermo‑Moire 등 다양한 비파괴 검증을 통해 결함이 없음을 확인하였다. 또한, 포스(ForTH)에서 제작한 4개의 SODIMM DDR 메모리를 장착한 daughter board에 MCM을 탑재해 1866 MHz·2133 MHz 메모리 테스트와 10 Gbps 고속 링크 IBERT 테스트를 수행, 모든 링크가 안정적으로 동작함을 입증하였다.

상세 요약

이 연구는 엑사스케일 시대에 도달하기 위한 물리적 한계, 즉 집적도와 전력 효율성의 병목을 극복하고자 ‘멀티칩 모듈(MCM)’ 접근법을 채택한 점이 가장 큰 특징이다. 기존의 단일 칩 설계는 면적과 전력 소모가 급격히 증가하면서 열 관리와 신뢰성 문제가 심화되었지만, MCM은 여러 고성능 MPSoC를 하나의 기판에 집적함으로써 인터칩 통신 거리를 최소화하고, 패키지 레벨에서 전력 분배와 신호 무결성을 최적화한다.

논문에서 사용된 Xilinx Zynq Ultrascale+ MPSoC는 FPGA와 ARM 기반 프로세서 코어를 결합한 heterogeneous architecture로, 데이터 처리와 제어 로직을 동시에 수행할 수 있다. 두 개의 MPSoC를 68.5 mm × 55 mm 라미네이트 기판에 배치함으로써, 각 칩 간 10 Gbps 고속 직렬 링크를 구현하고, 이는 PRBS‑31 테스트에서도 오류 없이 유지되었다. 이는 고속 SERDES 설계와 기판 레이아웃 최적화가 성공적으로 이루어졌음을 의미한다.

제조 공정에서는 고밀도 BGA 패키지와 미세 라인 폭을 가진 고속 신호 트레이스를 구현하기 위해 다층 라미네이트와 고품질 재료를 사용하였다. 음향 현미경, X‑ray, 단면 분석, Thermo‑Moire 검사 결과, void, short, delamination, crack, warpage 등 물리적 결함이 전혀 발견되지 않았으며, 이는 MCM의 신뢰성 확보에 결정적인 역할을 한다.

또한, DDR4 SODIMM 4개를 장착한 daughter board와의 연동 테스트에서 1866 MHz와 2133 MHz 클럭 주파수에서 Xilinx 메모리 테스트를 무결점으로 통과했다. 이는 메모리 인터페이스 설계가 고주파에서도 안정적임을 보여준다. IBERT를 활용한 intra‑board 링크 테스트는 10 Gbps 전송률에서 PRBS‑31 패턴을 사용했음에도 비트 오류율이 10⁻¹⁵ 이하로 유지되어, 실제 엑사스케일 시스템에서 요구되는 초고속, 저오차 통신을 만족한다.

핵심 인사이트는 다음과 같다. 첫째, MCM 설계는 칩 간 통신 지연을 최소화하고 전력 효율을 향상시켜 엑사스케일 시스템의 핵심 요구사항을 충족한다. 둘째, 고신뢰성 제조와 포괄적인 비파괴 검증 절차가 대규모 생산 전 단계에서 결함을 사전에 차단한다. 셋째, FPGA 기반 MPSoC와 DDR4 메모리의 고속 인터페이스가 결합된 구조는 범용 컴퓨팅뿐 아니라 특수 목적(예: AI 가속, 실시간 데이터 처리)에도 유연하게 적용 가능하다. 이러한 결과는 향후 대규모 병렬 처리 시스템, 특히 엑사스케일 슈퍼컴퓨터와 고성능 데이터 센터에 MCM 기술이 핵심적인 역할을 할 수 있음을 시사한다.