에너지 효율 FPGA 기반 실시간 ORB‑SLAM 가속기 eSLAM

본 논문은 자율 주행 로봇·드론 등 저전력 플랫폼에서 실시간으로 동작할 수 있는 ORB‑SLAM 가속기를 설계하고 구현한다. ORB‑SLAM은 FAST 코너 검출과 회전 불변 BRIEF 디스크립터를 결합한 특징 기반 비전 SLAM으로, 높은 정확도와 견고함을 제공하지만 특징 추출·매칭 단계에서 높은 연산 부하를 발생시킨다. 기존 연구들은 FPGA·ASIC에서 개별 모듈을 가속했지만, 전체 SLAM 파이프라인을 통합한 사례는 부족했다. eSLAM은 이러한 문제를 해결하기 위해 다음과 같은 핵심 설계를 도입한다. 첫째, ORB 디스크립터의 회전 연산을 32배 회전 대칭 패턴(RS‑BRIEF)으로 대체한다. 원래 512개의 테스트 위치를 회전시키는 대신, 두 개의 8점 집합을 11.25° 간격으로 32번 회전시켜 256개의 테스트 위치를 생성한다. 이때 회전은 비트 시프트와 순서 재배열만으로 구현되며, 회전 각은 0~31 정수 라벨로 표현된다. 결과적으로 삼각함수 연산과 대규모 LUT 저장소가 필요 없어 FPGA 자원과 전력을 크게 절감한다. 둘째, ORB 특징 추출 파이프라인을 재스케줄링한다. 기존 흐름은 “키포인트 검출 → 필터링 → 디스크립터 계산” 순서였으며, 필터링 단계가 끝날 때까지 디스크립터 연산이 대기해야 했다. eSLAM은 “키포인트 검출 → 디스크립터 계산 → 필터링” 순서로 바꾸어, 디스크립터 연산과 필터링을 동시에 파이프라인화한다. 이를 위해 스트리밍 방식의 데이터 흐름과 3개의 온칩 캐시(이미지 캐시, 스코어 캐시, 스무스 이미지 캐시)를 설계했으며, 힙 구조를 이용해 하리스 점수 상위 1024개만 유지한다. 이 과정에서 온칩 메모리 요구량이 크게 감소하고, 연산 대기 시간이 최소화된다. 셋째, 전체 시스템을 FPGA와 ARM 프로세서 간 이종 구조로 배치한다. FPGA는 이미지 리사이징 모듈을 통해 4‑레벨 피라미드를 생성하고, ORB 추출기와 BRIEF 매처를 구현한다. 이미지 리사이징은 최근접 이웃 다운샘플링을 사용해 저연산으로 수행한다. 매칭 단계에서는 RS‑BRIEF 디스크립터를 회전 라벨에 따라 비트 시프트한 뒤, 해밍 거리 계산으로 3D 맵 포인트와 매칭한다. 포즈 추정·최적화·맵 업데이트는 ARM 코어가 담당하며, PnP와 RANSAC, 레벤버그‑마르쿠아트 알고리즘을 실행한다. 데이터 전송은 AXI 인터페이스와 SDRAM을 통해 이루어지며, 파이프라인 버퍼링으로 병목을 최소화한다. 실험은 TUM RGB‑D 데이터셋을 사용해 수행되었다. FPGA 보드는 Xilinx Zynq‑7000 기반으로 100 MHz 클럭에서 동작했으며, 평균 프레임 처리 시간은 25 ms 이하(40 FPS)였다. 전력 측정 결과, FPGA 모듈은 약 2.5 W를 소모했으며, 전체 시스템은 3 W 이하로 유지되었다. 비교 대상인 Intel i7‑7700K(45 W)와 ARM Cortex‑A9(3.2 W) 대비 각각 71배·25배의 에너지 효율 향상을 달성했다. 정확도 측면에서는 RS‑BRIEF가 기존 ORB와 비교해 평균 트래젝터리 오차가 2~3 % 상승했지만, 실시간 로봇 내비게이션에 충분히 허용 가능한 수준이었다. 결론적으로, eSLAM은 회전 대칭 디스크립터 설계, 파이프라인 재스케줄링, FPGA‑ARM 협업 구조를 통해 저전력 임베디드 환경에서도 실시간 ORB‑SLAM을 구현할 수 있음을 입증한다. 향후 연구에서는 동적 환경 적응형 매칭, 멀티‑카메라 확장, 그리고 ASIC 구현을 통한 추가 전력 절감 가능성을 탐색할 예정이다.