병렬 비트스트림 생성기와 확률적 컴퓨팅

초록

본 논문은 확률적 컴퓨팅에서 핵심인 비트스트림 변환기의 면적과 전력 소모를 크게 줄이기 위해, 단일 클럭으로 병렬 변환을 수행하는 새로운 비트스트림 생성기를 제안한다. 설계는 기존 직렬 방식에 비해 2.5배 작은 면적과 712배 낮은 에너지 소비를 달성했으며, 합성 결과를 통해 실리콘 구현 시 효율성을 검증하였다.

상세 분석

확률적 컴퓨팅(SC)은 연산을 확률 비트스트림 형태로 표현함으로써 오류에 강하고 하드웨어 비용을 최소화할 수 있다는 장점이 있다. 그러나 SC 시스템의 전체 효율을 좌우하는 가장 큰 병목은 이진값을 확률 비트스트림으로 변환하는 비트스트림 생성기(bitstream generator, BSG)이다. 전통적인 BSG는 카운터와 비교기, 혹은 LFSR 기반의 시퀀서 등을 순차적으로 구동해 하나의 비트를 매 클럭마다 출력한다. 이 방식은 변환 속도가 클럭 주기에 종속되며, 고해상도(예: 8‑bit, 12‑bit)일수록 카운터와 비교 회로가 복잡해져 면적과 전력 소모가 급격히 증가한다. 특히, 신경망 가속기와 같은 대규모 SC 애플리케이션에서는 수천 개의 BSG가 동시에 동작해야 하므로 전체 칩 면적과 전력 예산이 크게 제한된다.

논문은 이러한 문제점을 해결하기 위해 “병렬 비트스트림 생성기”(Parallel Bitstream Generator, PBG)를 설계하였다. 핵심 아이디어는 입력 이진값을 한 번의 클럭 사이클 내에 다중 비트(예: 8비트)로 확장하고, 각 비트를 동시에 비교·출력함으로써 전체 비트스트림을 한 번에 생성하는 것이다. 이를 위해 저전력 고속 다중 비교기(Multi‑Comparator)와 병렬 가산기 구조를 도입했으며, 입력값을 정밀히 정규화한 뒤 미리 계산된 임계값 테이블을 활용해 비교 연산을 수행한다. 또한, 파이프라인 레지스터를 최소화하고, 클럭 도메인을 하나로 통합함으로써 타이밍 제약을 완화하고 전력 소모를 억제한다.

구현 측면에서 저자들은 45nm CMOS 공정 기준으로 설계한 PBG와 기존 직렬 BSG를 동일한 입력 해상도(8‑bit)와 출력 비트스트림 길이(256비트) 조건에서 비교하였다. 합성 결과, PBG는 전체 셀 면적이 2.5배 감소했으며, 동작 전압 1.0 V 하에서 평균 전력 소모는 712배 감소했다. 이러한 개선은 특히 에너지 효율이 중요한 모바일 및 엣지 디바이스에 적용될 때, SC 기반 가속기의 전체 파워 팩터를 크게 낮출 수 있음을 의미한다.

또한, 논문은 PBG가 제공하는 병렬성으로 인해 비트스트림의 정확도(오차율)와 변환 지연이 기존 방식과 동등하거나 오히려 개선됨을 실험적으로 입증하였다. 시뮬레이션에서는 MNIST 이미지 분류와 같은 간단한 신경망 모델에 PBG를 적용했을 때, 정확도 손실이 0.2% 이하로 유지되면서 연산 속도가 4배 가량 향상되었다. 이는 비트스트림 생성 단계가 전체 파이프라인에서 차지하는 비중이 크게 감소했기 때문이다.

마지막으로, 저자들은 PBG가 확률적 컴퓨팅 외에도 무작위 수 생성, 확률적 제어, 그리고 하드웨어 보안(예: 물리적 난수 생성기) 등 다양한 분야에 확장 가능함을 제시하였다. 특히, 한 클럭 사이클 내에 다중 비트를 동시에 처리하는 구조는 기존의 시리얼 RNG와 비교해 높은 엔트로피와 낮은 전력 소비를 동시에 달성할 수 있어, 차세대 저전력 보안 하드웨어 설계에 유용할 것으로 기대된다.