내부 잡음 활용 메모리스트 HNN 기반 조합 최적화

초록

본 논문은 메모리스트 교차배열을 이용한 Hopfield Neural Network(mem‑HNN)를 제안한다. 아날로그 연산에서 발생하는 내재 잡음을 의도적으로 활용해 시뮬레이티드 어닐링과 유사한 ‘노이즈‑주입 annealing’ 메커니즘을 구현하고, 이를 Max‑Cut NP‑hard 문제에 적용해 60노드 실험과 대규모 시뮬레이션을 수행하였다. 디지털 가속기·양자·광학 annealer와 비교해 전력당 솔루션 처리량이 4 order 이상 우수함을 보이며, 실온 CMOS‑친화적 구현 가능성을 강조한다.

상세 분석

mem‑HNN은 전통적인 Hopfield Neural Network의 이산‑시간 업데이트 식에 잡음 항 η를 추가한 형태로, v_i(t+1)=sgn(∑j W{ij} v_j(t) − θ_i + η_i) 로 정의된다. 여기서 W는 0‑대각선 대칭 가중치 행렬이며, θ_i는 임계값, η_i는 회로 자체에서 발생하는 랜덤 텔레그래프 노이즈(RTN) 혹은 추가된 전용 메모리스트 라인으로 만든 인위적 잡음이다. 논문은 두 가지 핵심 아이디어를 제시한다. 첫째, 메모리스트 교차배열을 이용해 VMM(벡터‑행렬 곱)을 완전 아날로그로 수행함으로써 데이터 이동을 최소화하고, 한 클럭 사이클 내에 수천 개 뉴런의 상호작용을 병렬 처리한다. 둘째, 내재 잡음을 ‘온도’처럼 활용해 에너지 장벽을 넘는 확률을 조절한다. 실험에서는 고정 잡음, 선형·이차 감쇠 잡음, 그리고 잡음 없이 수행한 경우를 비교했으며, 잡음 레벨 ≈ 1.5 (표준편차 기준)에서 평균 Max‑Cut 값이 최적에 가장 가깝고 성공 확률이 최고임을 확인했다. 잡음이 너무 낮으면 로컬 최소에 머무르고, 너무 높으면 최적점에 도달한 뒤에도 진동해 수렴이 방해된다. 따라서 잡음 스케줄을 ‘시뮬레이티드 어닐링’ 형태로 점차 감소시키거나, 후반 사이클에서 임계값 θ_i를 강화해 안정화시키는 것이 효과적이다.

하드웨어 측면에서 저자들은 TaOₓ 기반 산화물 메모리스트를 사용했으며, 이 소자는 특정 전압 구간에서 RTN을 자연스럽게 발생시킨다. 추가적인 잡음 라인은 별도 메모리스트 행을 통해 구현했으며, 디지털 컨트롤러가 아날로그 연산 결과 직후에 잡음 신호를 합산한다. 회로 시뮬레이션에서는 와이어 저항, 기생 커패시턴스, 프로그램 오차 등을 고려한 Gaussian‑shaped 오류 모델을 적용했으며, 실험 데이터와 일치한다. 전력 소모는 VMM 연산당 약 10 nJ 수준이며, 60노드 Max‑Cut을 10 ~ 300 사이클(각 사이클 ≈ 1 µs) 내에 해결했다. 스케일‑업 시 시뮬레이션 결과는 10³ ~ 10⁴ 변수까지도 성공 확률이 70 % 이상 유지된다고 보고한다.

비교 대상인 디지털 GPU/FPGA, D‑Wave 양자 어닐러, 그리고 광학 Ising 머신과의 벤치마크에서는 mem‑HNN이 동일 문제에 대해 10³ ~ 10⁴ 배 높은 솔루션 처리량(throughput per watt)을 달성한다는 점을 강조한다. 이는 아날로그 연산의 고밀도 병렬성, 잡음 활용에 따른 추가 연산 비용 최소화, 그리고 CMOS와의 호환성 덕분이다. 그러나 현재 구현은 60노드 수준의 실험칩에 국한되며, 대규모 교차배열에서의 라인‑리소스 충돌, 잡음 레벨 정밀 제어, 그리고 메모리스트 프로그램 정확도(ON/OFF 비율, 변동성) 등이 향후 과제로 남는다.

요약하면, mem‑HNN은 “노이즈를 자원으로 전환”한다는 혁신적 패러다임을 제시하며, 아날로그‑디지털 하이브리드 설계가 NP‑hard 최적화 문제 해결에 실용적인 대안을 제공할 수 있음을 실험 및 시뮬레이션을 통해 입증한다.