가속형 LIF 뉴런 배열로 구현한 대규모 혼합신호 뉴로모픽 아키텍처

초록

본 논문은 65 nm CMOS 공정으로 제작된 두 번째 세대 BrainScaleS 하드웨어에 탑재된 가속형 Leaky‑Integrate‑and‑Fire(LIF) 뉴런 배열을 소개한다. 연속시간 아날로그 회로로 구현된 32 × 32 뉴런‑시냅스 구조는 전류‑기반 시냅스 입력, 넓은 시간 상수 조정 범위, 디지털 스파이크 출력, 그리고 10 µW 수준의 저전력을 제공한다. 캘리브레이션을 통해 매개변수 불일치를 보정하고, 승자‑독점(WTA) 네트워크 시연을 통해 실시간 뇌‑스케일 연산 가능성을 입증한다.

상세 분석

이 연구는 대규모 뉴로모픽 시스템에서 가장 핵심이 되는 뉴런 회로 설계에 초점을 맞추었다. 65 nm 혼합‑신호 공정으로 구현된 HICANN‑DLS 프로토타입은 32 × 32 뉴런‑시냅스 매트릭스를 포함하며, 각 뉴런은 14개의 전류 바이어스와 4개의 전압 바이어스로 완전하게 튜닝 가능하도록 설계되었다. 전류‑기반 6‑비트 DAC가 시냅스 행마다 배치되어 10 ns320 ns의 펄스 폭으로 전류를 주입하고, 이는 두 개의 전용 라인(흥분성·억제성)으로 전달된다. 뉴런 내부에서는 소스‑디제네레이트된 OTA와 두 단계 OP‑AMP를 이용해 시냅스 전류를 적분하고, 누설 회로가 멤브레인 전압을 V_leak으로 복귀시킨다. 임계 전압을 초과하면 SpikeGen 회로가 디지털 스파이크를 발생시키고, Reset 회로가 V_reset으로 복귀시키며, 지정된 refractory 기간 동안 전압을 고정한다. 이러한 구조는 전통적인 LIF 방정식 C_mem·dV/dt = –g_leak·(V–V_leak)+I 를 아날로그 회로 수준에서 정확히 구현한다.
회로는 디지털 전송 게이트(S0‑S11)를 통해 개별 서브블록을 바이패스하거나 전원 차단할 수 있어 디버깅과 캘리브레이션이 용이하다. 캘리브레이션 단계에서는 Monte‑Carlo 시뮬레이션을 기반으로 매개변수 보정 모델을 구축하고, 실리콘 테스트에서 32개의 뉴런 전부에 대해 전류·전압 바이어스를 정밀 조정하였다. 보정 후에는 τ_mem 750 ms, τ_syn 1100 ms, τ_refr 010 ms(생물학적 실시간 기준)의 목표 범위를 1000배 가속된 10 µs~500 µs 수준으로 정확히 재현한다. 전력 소모는 한 뉴런당 약 10 µW(두 입력 모두 사용 시 14.4 µW)이며, 전체 면적은 200 µm × 376 µm(≈0.075 mm²)로 고밀도 집적이 가능하다.
시스템 수준에서는 OMNIBUS 버스를 통해 디지털 패킷이 시냅스 주소와 행 활성화를 전달하고, FPGA‑SerDes 인터페이스를 통해 스파이크 이벤트를 외부로 전송한다. 또한, SIMD 기반 플라스틱티 프로세서는 32‑bit 명령어 집합과 128‑bit 벡터 연산을 지원해 STDP와 같은 온라인 학습을 실현한다. 논문에서는 이 구조를 이용해 승자‑독점(WTA) 네트워크를 구현했으며, 입력 전류가 가장 큰 뉴런이 스파이크를 독점적으로 발생시키는 현상을 실시간으로 관찰하였다. 이는 뇌 피질의 경쟁 메커니즘을 하드웨어 수준에서 재현한 중요한 사례이다. 전체적으로 이 설계는 높은 튜너블성, 저전력, 고속 가속, 그리고 대규모 집적성을 동시에 만족시키며, 차세대 웨이퍼‑스케일 뉴로모픽 플랫폼의 핵심 구성 요소로서 충분한 실증적 근거를 제공한다.