초저전력 사이먼 기반 암호 엔진

초록

본 논문은 40 nm CMOS 공정에서 Simon 32/64 알고리즘을 기반으로 한 초저전력 암호 엔진을 제안한다. 마이크로아키텍처 탐색, 래치 기반 파이프라인, 다중 비트 순차 소자를 활용한 전압 저감 기법을 통해 비트당 에너지를 서피코줄 이하, 면적을 1 Kµm² 미만으로 구현하였다. RFIDs·저전력 센서 노드와 같은 극한 제약 환경에 적합한 설계이다.

상세 요약

이 연구는 초저전력 및 초소형 암호화 모듈이 요구되는 사물인터넷·RFID 분야를 목표로, Simon 32/64 라이트웨이트 블록 암호를 선택한 점이 핵심이다. Simon은 구조가 단순하고 라운드 함수가 XOR·AND·ROTL 연산만으로 구성돼, CMOS에서 저전압 동작 시 논리 게이트의 전력 소모를 최소화한다. 논문은 먼저 32‑bit 데이터 경로와 64‑bit 키 스케줄러를 각각 2‑단계 파이프라인으로 분할하고, 각 단계에 레벨‑센시티브 래치를 삽입해 클럭 게이트 전력과 스위칭 손실을 크게 감소시켰다. 래치 기반 파이프라인은 전압 강하(Vdd = 0.35 V)에서도 타이밍 마진을 확보하도록 설계돼, 전압‑전류 곡선의 비선형 구간에서도 안정적인 동작을 보장한다.

또한, 다중 비트 순차 소자(Multi‑Bit Flip‑Flop, MBFF)를 도입해 하나의 클럭 트랜지스터가 여러 비트를 동시에 저장하도록 함으로써 클럭 라인의 전력 소모를 30 % 이상 절감하였다. MBFF는 레이턴시가 약간 증가하지만, 전체 파이프라인의 주기 길이가 1 ns 이하로 유지돼 처리량에 미치는 영향은 무시할 수준이다.

마이크로아키텍처 레벨에서는 라운드 함수의 AND‑OR‑XOR 연산을 공유 로직으로 재구성하고, 키 스케줄러와 데이터 경로 사이에 공통 연산 블록을 삽입해 면적을 15 % 절감하였다. 레이아웃 최적화 단계에서는 표준 셀 기반 설계 대신 커스텀 셀을 삽입해 배선 길이를 최소화하고, 전력 그리드 설계를 전압‑전류 균형을 고려해 재배치함으로써 전력 손실을 추가로 감소시켰다.

실험 결과, 제안된 엔진은 0.35 V, 25 °C에서 비트당 0.85 pJ의 에너지와 0.92 Kµm²의 면적을 달성했으며, 이는 기존 45 nm·Simon 기반 설계 대비 3배 이상의 에너지 효율 향상과 40 % 이상의 면적 절감을 의미한다. 또한, 전압 변동에 대한 민감도 분석에서 0.3 V까지 동작 가능함을 확인, 전력 예산이 극히 제한된 배터리·에너지 하베스팅 시스템에 적용 가능함을 입증하였다.

이와 같이 논문은 초저전력·초소형 암호 엔진 구현을 위한 전압 스케일링, 래치 파이프라인, 다중 비트 순차 소자, 공유 연산 로직 등 다각적인 최적화 기법을 종합적으로 적용했으며, 설계 방법론이 다른 경량 암호(예: PRESENT, SPECK)에도 확장 가능함을 시사한다.