대용량 리스트를 위한 저지연 리스트 연속취소 디코딩 VLSI 구현

초록

본 논문은 Polar 코드의 리스트 연속취소 디코딩(LSCD)에서 리스트 크기가 커질수록 발생하는 높은 연산 복잡도와 지연을 감소시키기 위해 두 가지 핵심 기법을 제안한다. 시스템 차원에서는 신뢰도가 높은 비트를 선택적으로 확장하지 않는 ‘선택적 확장(Selective Expansion)’ 방식을 도입해 불필요한 리스트 관리 연산을 줄이고, 알고리즘 차원에서는 리스트 관리 시 후보 정렬을 근사화하는 ‘이중 임계값(Double Thresholding)’ 스킴을 적용해 정렬 지연을 크게 감소시킨다. 제안된 방법들을 VLSI 구조에 적용하여 90 nm CMOS 공정으로 구현한 결과, 리스트 크기 L = 16에서도 658 MHz 클럭에서 460 Mbps의 디코딩 처리량을 달성하며 기존 설계 대비 지연과 면적에서 현저한 개선을 보였다.

상세 분석

이 논문은 Polar 코드의 고성능 디코딩을 위한 리스트 연속취소 디코딩(LSCD)의 실용화에 초점을 맞추었다. LSCD는 리스트 크기 L이 커질수록 오류 정정 성능이 크게 향상되지만, 리스트 관리(LM) 연산—특히 2L 후보 중 상위 L개를 선택하는 정렬 과정—의 복잡도가 급격히 증가한다. 저자들은 두 단계에서 지연을 최소화하는 전략을 제시한다.

첫 번째는 시스템 차원의 ‘선택적 확장(Selective Expansion, SE)’이다. Polar 코드의 각 비트는 합성 채널의 신뢰도에 따라 구분될 수 있다. 신뢰도가 높은 비트는 SCD(단일 연속취소 디코딩)만으로도 정확히 복원될 가능성이 높으므로, LSCD에서 리스트를 확장하지 않는다. 이를 위해 각 비트의 신뢰도(예: 채널 용량 혹은 Bhattacharyya 파라미터)를 사전에 평가하고, 미리 정의된 임계값 이하인 비트만 LSCD에 포함한다. 결과적으로 LM 연산이 필요 없는 비트가 다수 발생해 전체 연산량과 지연이 크게 감소한다. SE는 오류 정정 성능에 미치는 영향을 최소화하기 위해 최적의 비트 선택 문제를 정수선형계획 형태로 모델링하고, 시뮬레이션을 통해 적절한 임계값을 도출한다.

두 번째는 알고리즘 차원의 ‘이중 임계값(Double Thresholding Scheme, DTS)’이다. 기존 LSCD는 2L 후보를 정확히 정렬해 상위 L을 선택해야 하는데, 이는 O(L log L) 복잡도를 가진다. DTS는 두 개의 임계값 τ₁, τ₂를 설정해 후보를 세 구역으로 나눈다. τ₁ 이하의 후보는 무조건 리스트에 유지하고, τ₂ 이상은 즉시 버린다. τ₁과 τ₂ 사이에 있는 후보는 부분 정렬을 수행하거나, 병렬 비교 회로를 이용해 빠르게 L개 이하로 축소한다. 이 방식은 정렬 로직의 논리 깊이를 L에 독립적으로 만들며, 근사 정렬에 따른 성능 손실은 시뮬레이션을 통해 0.1 dB 이하로 제한한다.

제안된 SE와 DTS를 통합한 VLSI 아키텍처는 ‘lazy copy’ 기법을 활용해 리스트 복사를 최소화하고, LLR 기반 SCD 연산을 병렬 파이프라인화한다. LM 연산은 별도의 임계값 비교 유닛과 선택기(Selector)로 구현되어 1~2 클록 사이클 내에 완료된다. 또한, 메모리 구조는 다중 포트 SRAM을 사용해 L개의 경로 메트릭과 LLR 값을 동시에 읽고 쓸 수 있게 설계했다.

실리콘 구현 결과는 UMC 90 nm 공정에서 L = 16, N = 2048, R = 0.5 (CRC‑aided) 설정으로, 658 MHz 동작 주파수에서 460 Mbps의 처리량을 달성했다. 면적은 약 1.2 mm²이며, 전력 소모는 210 mW 수준이다. 비교 대상인 기존 L = 8 설계와 대비해 지연은 45 % 감소하고, 동일 리스트 크기에서 처리량은 2배 이상 향상되었다.

이러한 결과는 LSCD가 대용량 리스트에서도 실시간 통신 시스템(예: 5G NR, 초고속 무선 LAN) 등에 적용 가능함을 보여준다. 특히, 선택적 확장은 채널 상태에 따라 동적으로 조정 가능하므로, 다양한 코드 길이와 레이트에 대해 유연하게 적용할 수 있다.