FPGA 기반 소동물 PET 실시간 디지털 신호 처리 및 보정 로직 설계

초록

본 논문은 Xilinx Artix‑7 FPGA에 32채널 신호 처리를 구현하고, 패키지, 플러드맵, 에너지 스펙트럼 히스토그램 3가지 온라인 모드를 지원하는 소동물 PET 시스템의 디지털 신호 처리 로직을 제시한다. 2D 원시 위치 계산, 결정식별, 이벤트 필터링 및 511 keV 광자 피크 보정·시간 오프셋 보정 등을 통합하고, Gigabit Ethernet을 통해 데이터 전송·LUT 구성·명령 제어를 수행한다. 파이프라인은 125 MHz에서 1 MHz 이벤트 처리율을 달성하며, 메모리 최적화 기법(경계 CLT)으로 LUT·히스토그램 사용량을 25.29 MB에서 10.89 MB로 감소시켰다.

상세 분석

이 연구는 소동물 PET 시스템에서 요구되는 고해상도 위치·에너지 측정과 실시간 데이터 처리 요구를 FPGA 기반으로 해결한다. 32채널을 단일 Artix‑7에 통합함으로써 보드 수를 최소화하고 전력 효율을 높였으며, 125 MHz 클럭에서 1 MHz 이벤트 처리율을 유지한다는 점이 눈에 띈다. 세 가지 운영 모드(패키지, 플러드맵 히스토그램, 에너지 스펙트럼 히스토그램)는 각각 다른 데이터 흐름을 요구하지만, 동일한 하드웨어 자원을 공유하도록 설계되어 유연성을 확보한다. 특히, 원시 (x, y) 좌표를 9‑bit씩 표현하고 DOI를 4‑bit으로 계산하는 중심‑중심법(COG)은 연산량이 적고 FPGA 내부 DSP 블록을 효율적으로 활용한다.

메모리 자원 관리가 가장 큰 도전 과제였으며, 기존의 전통적 Crystal Look‑Up Table(CLT)은 10 Mb(4 블록 합산) 정도를 차지해 FPGA 내부 Block RAM을 포화시켰다. 논문에서는 CLT를 ‘경계 CLT’ 방식으로 변환하여 메모리 요구량을 0.19 Mb(한 블록당)로 축소하였다. 이 방법은 원시 좌표를 두 방향의 경계값 집합으로 매핑하고, 9‑bit × 22개의 경계 데이터를 이용해 2‑D 결정 ID를 빠르게 판별한다. 결과적으로 전체 LUT·히스토그램 메모리 사용량을 25.29 Mb → 10.89 Mb 로 감소시켜 FPGA 내부 자원을 충분히 확보하고, 외부 메모리 의존성을 없앰으로써 시스템 복잡성을 낮추었다.

데이터 전송은 Gigabit Ethernet을 이용해 PC와 SPU 간에 명령·LUT·데이터를 양방향으로 교환한다. 이벤트가 블록별로 비동기적으로 발생하는 것을 고려해 토큰 링 구조를 도입, 각 블록 FIFO가 포화되는 상황을 방지하고 안정적인 데이터 흐름을 보장한다. 또한, 이벤트 필터링을 통해 에너지 윈도우 외의 잡음·컴프톤 이벤트를 사전에 차단함으로써 전송 부하를 감소시켰다.

시간 보정은 결정별 TDC 오프셋 LUT를 사용해 각 결정의 전자 지연 차이를 보정하고, 에너지 보정은 결정별 광자 피크 LUT를 적용해 511 keV에 맞추는 두 단계로 구성된다. 이러한 보정은 실시간으로 수행되어 후처리 단계에서의 보정 부담을 크게 줄인다.

전체 시스템은 200 µCi(7.4 MBq) 방사원으로 가정한 최대 14.8 M 싱글스/초 중 80 % 검출 효율을 고려했을 때, 각 SPU당 평균 4.8 M 이벤트를 처리할 수 있도록 설계되었다. 실험 결과는 설계 목표인 1 MHz 이벤트 처리와 125 MHz 파이프라인 동작을 만족함을 보여준다.