고속 디지털 신호 처리를 위한 파이프라인 래딧 이제곱 SDF FFT 디지털 슬라이스 무곱셈 구조

초록

본 논문은 디지털 슬라이스 기법을 이용한 곱셈 없이 구현되는 파이프라인 래딧‑2² SDF FFT 구조를 제안한다. 고정 소수점 입력에 대해 선택적으로 트위들 팩터 상수를 곱하는 최적 상수 곱셈 회로를 설계하고, 이를 FPGA Virtex‑4에 구현하여 669 MHz의 최고 동작 주파수와 14 854개의 등가 게이트 수를 달성하였다. 기존 래딧‑2 DIF SDF FFT 대비 속도와 자원 효율성이 크게 향상된 결과를 보여준다.

상세 분석

FFT는 현대 무선 통신 시스템에서 채널 변조, 스펙트럼 분석, OFDM 변조 등 핵심 기능을 수행하는 알고리즘으로, 실시간 고속 처리가 필수적이다. 전통적인 래딧‑2 DIF SDF(Streaming Data Flow) 구조는 연산 파이프라인을 통해 연속적인 입력 스트림을 처리하지만, 복소수 곱셈을 수행하는 코어인 트위들 팩터 멀티플라이어가 전체 지연과 면적을 크게 차지한다. 이를 해결하기 위해 논문은 두 가지 핵심 아이디어를 제시한다. 첫째, 래딧‑2²(2의 제곱) 알고리즘을 채택하여 연산 단계에서 발생하는 복소수 곱셈을 2개의 실수 곱셈과 2개의 덧셈/뺄셈으로 변환함으로써 연산 복잡도를 감소시킨다. 둘째, 디지털 슬라이스(digit‑slicing) 기법을 적용해 고정 소수점 입력을 여러 비트 조각으로 분할하고, 각 조각에 대해 사전 계산된 시프트‑앤‑어드(shift‑and‑add) 패턴을 이용해 트위들 팩터와의 곱셈을 구현한다. 이 방식은 전통적인 DSP 코어나 LUT 기반 곱셈기와 달리 실제 곱셈 연산을 수행하지 않으므로, FPGA 내부의 DSP 블록 사용을 최소화하고 LUT와 레지스터만으로 구현이 가능하다.

상수 곱셈 유닛은 트위들 팩터가 미리 정의된 2의 거듭제곱 형태가 아니므로, 일반적인 시프트만으로는 구현이 어려웠다. 논문은 각 트위들 팩터를 2진수 표현으로 분해하고, 비트가 1인 위치에 해당하는 시프트 연산을 조합한 최소 비용의 어드덱스 트리를 설계한다. 이를 통해 곱셈당 평균 3~4개의 시프트‑앤‑어드 연산만으로 정확한 상수 곱셈을 구현한다.

파이프라인 설계에서는 입력 데이터가 2‑bit 슬라이스 단위로 흐르며, 각 단계마다 슬라이스 레지스터와 시프트‑앤‑어드 네트워크가 동작한다. 데이터 흐름 제어는 간단한 카운터와 상태 머신으로 구현되어, 클럭당 하나의 복소수 샘플을 처리한다. 이러한 구조는 고속 클럭에서도 타이밍 마진을 확보할 수 있게 하며, FPGA의 레이아웃 최적화에 유리하다.

실험 결과, 설계는 Xilinx Virtex‑4 XC4VLX200에 669.277 MHz의 최대 클럭 주파수를 달성했으며, 등가 게이트 수는 14 854로 기존 래딧‑2 DIF SDF FFT(약 20 000 게이트, 500 MHz) 대비 30 % 이상 면적 절감과 34 % 이상의 속도 향상을 보였다. 또한, 하드웨어 테스트에서는 TLA5201 로직 분석기를 이용해 실제 FFT 변환 결과가 MATLAB 시뮬레이션과 일치함을 확인하였다. 이러한 성과는 고속 무선 통신, 레이더, 실시간 스펙트럼 감시 등에서 요구되는 초고속 FFT 처리에 적합한 설계임을 입증한다.

하지만 몇 가지 한계점도 존재한다. 디지털 슬라이스 비트 폭이 증가하면 시프트‑앤‑어드 네트워크의 복잡도가 급격히 상승해 레이아웃이 복잡해지고 전력 소모가 증가한다. 또한, 트위들 팩터가 비정수 비율일 경우 근사 오차가 발생할 수 있어, 고정 소수점 정밀도 설계 시 오차 분석이 필요하다. 향후 연구에서는 다중‑레벨 슬라이스와 동적 재구성을 통한 전력‑성능 최적화, 그리고 ASIC 구현을 통한 더욱 높은 주파수와 낮은 전력 소비를 목표로 할 수 있다.