고해상도 1024점 정밀 FFT/IFFT 프로세서 설계 및 파이프라인 구현

초록

본 논문은 1024점 규모의 Radix‑2 FFT/IFFT 프로세서를 고정·부동소수점 혼합형으로 구현하고, 파이프라인 구조를 도입해 연산 효율과 해상도를 동시에 향상시킨 설계 방법을 제시한다. 설계 단계에서 정량화 오류 분석, 연산 자원 최적화, 정적 스케일링 기법을 적용했으며, 시뮬레이션 결과를 통해 제안된 구조가 기존 설계 대비 처리 속도와 정밀도에서 우수함을 입증한다.

상세 분석

이 연구는 1024점 Radix‑2 FFT/IFFT 연산을 목표로 하는 DSP 코어의 구조적 한계를 극복하기 위해 세 가지 핵심 기술을 결합한다. 첫째, 정량화(Quantization) 오류를 최소화하기 위해 가변형 고정소수점과 부동소수점 연산 모드를 동시에 제공한다. 설계자는 입력 데이터와 연산 단계별 스케일링 팩터를 프로그래밍 가능하게 설정함으로써, 필요에 따라 동적 범위와 정밀도 사이의 최적 트레이드오프를 실현한다. 둘째, 파이프라인 아키텍처를 적용해 각 스테이지마다 연산을 겹쳐 수행한다. 전통적인 순차형 FFT는 2·N‑log₂N 단계의 연산을 순차적으로 수행하지만, 파이프라인 구조는 단계별 레지스터를 삽입해 연산 지연을 최소화하고, 클록당 처리량을 1점 이상으로 끌어올린다. 셋째, 정적 스케일링 메커니즘을 도입해 연산 중 발생할 수 있는 오버플로우를 사전에 방지한다. 이는 각 스테이지마다 최대값을 사전에 예측하고, 필요 시 비트 시프트를 적용해 데이터 폭을 조정하는 방식으로 구현된다. 이러한 접근은 특히 고해상도 전력 품질 분석이나 전자파 방해 측정 등에서 요구되는 미세한 고조파 성분을 정확히 추출하는 데 유리하다. 논문은 또한 하드웨어 자원(멀티플렉서, 버터플라이 연산 유닛, 스케일링 레지스터)의 배치를 최적화해 LUT와 DSP 블록 사용량을 최소화하면서도 목표 클럭 주파수(>200 MHz)를 달성했다는 점을 강조한다. 시뮬레이션 결과는 정밀도 16‑bit 고정소수점 모드에서 SNR이 78 dB에 달했으며, 부동소수점 모드에서는 92 dB까지 상승함을 보여준다. 이는 기존 1024‑point 고정소수점 FFT 코어 대비 5‑10 dB 향상된 성능이다. 전체적으로 이 논문은 정밀도와 처리량 사이의 균형을 맞추는 설계 프레임워크를 제시함으로써, 차세대 전력·통신 시스템에서 실시간 고해상도 스펙트럼 분석을 구현할 수 있는 실용적 기반을 제공한다.