고성능 오디오용 CIC 필터 VLSI 설계

초록

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본 논문은 고해상도 오디오 시스템에 적합한 캐스케이디드 인티그레이터‑컴 필터(CIC)의 VLSI 구현을 다룬다. 5단계 인티그레이터·컴 구조와 파이프라인 아키텍처, 고속 캐리‑세이브 및 수정형 캐리‑룩어헤드 가산기를 이용해 0.18 µm ASIC 및 0.35 µm CMOS 기술에서 189 MHz 최고 동작 주파수를 달성했으며, 전력·면적 최적화 결과를 제시한다.

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상세 분석

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이 논문은 디지털 오디오·통신 시스템에서 널리 사용되는 오버샘플링 ΣΔ 변조기 뒤에 배치되는 CIC 디시메이션 필터의 고속·저전력 VLSI 구현을 목표로 한다. 설계는 총 5단계(인티그레이터 + 컴) 구조를 채택했으며, 이는 샘플 레이트 변환 비(R)와 필터 차수(N)에 따라 레지스터 성장(Word‑Growth)과 잡음 전이 특성을 정량화한다. 저자들은 파이프라인화된 구조를 도입해 각 인티그레이터와 컴 단계에 고속 가산기를 삽입함으로써 클럭 주파수를 크게 끌어올렸다. 구체적으로는 캐리‑세이브 가산기(CSA)와 수정형 캐리‑룩어헤드 가산기(MCLA)를 설계·시뮬레이션하고, 8‑bit 및 16‑bit 정밀도에서 트렁케이션을 적용해 비트 폭을 감소시켜 연산량과 전력을 절감하였다. 또한, 파이프라인 RCAS(리플‑캐리‑어드더/서브트랙터)를 이용해 가산·뺄셈 연산을 연속적으로 처리하고, 다운‑샘플러와 결합해 멀티레이트 데이터 흐름을 구현하였다.

FPGA 구현 단계에서는 Xilinx ISE를 사용해 설계 파일을 합성·배치·배선(PAR)하고, 189 MHz의 최대 동작 주파수를 확인하였다. ASIC 단계에서는 SilTerra 0.18 µm 및 MOSIS 0.35 µm 공정으로 게이트‑레벨 합성을 수행했으며, 면적·전력 추정 결과는 MCLA 기반 구조가 CSA 대비 약 30 % 적은 전력을 소모하고, 전체 셀 면적도 25 % 감소함을 보여준다.

논문은 또한 CIC 필터의 주파수 응답, 임펄스 응답, 폴‑제로 배치 등을 MATLAB/ModelSim 시뮬레이션으로 검증하고, 드롭 보정(FIR) 필터와 하프‑밴드 필터를 연계해 전체 디시메이션 체인의 스펙트럼을 제시한다. 그러나 설계 최적화 과정에서 트렁케이션 비트 선택 기준이 명확히 제시되지 않았으며, 전력·면적 비교가 동일 공정·동작 전압 조건에서 이루어지지 않아 실용적인 설계 가이드라인 제공에 한계가 있다. 또한, 실제 오디오 신호 테스트는 제한된 샘플에만 적용돼, 다양한 입력 조건에서의 왜곡·노이즈 특성에 대한 평가가 부족하다.

전반적으로 이 연구는 CIC 필터를 고속 파이프라인 구조와 맞춤형 가산기로 구현함으로써, 오버샘플링 기반 오디오 시스템에서 요구되는 70 dB 이상의 SNR을 만족시키는 동시에 ASIC 수준에서의 전력·면적 효율성을 입증했다는 점에서 의미가 크다. 향후 연구에서는 다양한 OSR·R 조합에 대한 자동 트렁케이션 최적화, 저전압 동작 검증, 그리고 실제 오디오 코덱과의 통합 테스트가 필요하다.

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