홀수형 가우시안 정규기저 곱셈을 위한 행렬 분해 기법

초록

본 논문은 이진 확장체 GF(2^k)에서 k가 2~1,000 사이인 187개의 경우에 해당하는 홀수형 가우시안 정규기저(GN‑OB) 곱셈기의 공간 복잡성을 행렬 분해 기법을 통해 감소시키는 방법을 제시한다. 기존 최적 정규기저(ONB)와 짝수형 GN‑OB에 적용되던 XOR 게이트 절감 기법을 변형하여, XOR 수를 현저히 줄이면서도 임계 경로 지연은 최소한의 증가만을 보인다. 실험 결과는 기존 설계 대비 평균 12% 이상의 XOR 절감 효과를 확인한다.

상세 요약

정규기저는 이진 확장체 GF(2^k)에서 곱셈 연산을 순환 이동과 XOR만으로 구현할 수 있어 하드웨어 설계 시 높은 효율성을 제공한다. 특히 최적 정규기저(ONB)와 가우시안 정규기저(GN‑OB)는 각각의 구조적 특성에 따라 XOR 게이트 수와 회로 깊이에서 차별화된 장점을 갖는다. 그러나 기존의 공간 복잡성 감소 기법은 ONB와 짝수형 GN‑OB에만 적용 가능했으며, 홀수형 GN‑OB는 그 특수한 행렬 구조 때문에 동일한 최적화를 적용하기 어려웠다.

본 논문은 ONB에 적용된 “행렬 분해(Matrix Decomposition)” 방법을 분석하고, 이를 홀수형 GN‑OB에 맞게 재구성한다. 핵심 아이디어는 곱셈을 정의하는 k×k 행렬 M을 두 개의 희소 행렬 L과 R로 분해하여, M = L·R 형태로 표현함으로써 XOR 연산을 재배치하고 중복을 제거하는 것이다. L과 R는 각각 순환 이동과 선형 결합을 담당하며, 특히 L은 순환 시프트와 최소한의 XOR, R는 선택된 비트들의 선형 결합만을 수행하도록 설계된다.

이러한 분해는 다음과 같은 장점을 제공한다. 첫째, 원래 M 행렬의 비대칭적인 비트 패턴을 희소 행렬 두 개로 나누어 각 행렬의 비트 밀도를 크게 낮출 수 있다. 둘째, XOR 게이트는 각 행렬에 대해 독립적으로 배치되므로, 회로 레이아웃 단계에서 배선 복잡도가 감소한다. 셋째, L과 R의 구조가 순환 이동과 선택적 결합으로 제한되기 때문에, 클럭 주기당 수행되는 연산량이 일정하게 유지되어 임계 경로 지연이 크게 늘어나지 않는다.

구체적인 구현에서는 먼저 주어진 홀수형 GN‑OB의 최소 다항식과 그에 대응하는 변환 행렬을 구한다. 이후 행렬 M을 Gaussian elimination 기반의 알고리즘으로 두 개의 삼각 행렬 형태(L, R)로 분해한다. 이 과정에서 불필요한 1‑값을 제거하기 위해 “비트 마스크 최적화”를 적용하고, 최종적으로 XOR 게이트 수를 최소화한다.

실험 결과는 2 ≤ k ≤ 1,000 범위 내 187개의 홀수형 GN‑OB에 대해 수행되었으며, 평균적으로 기존 설계 대비 10%~15%의 XOR 게이트 감소를 확인했다. 임계 경로 지연은 평균 2%~4% 정도 증가했으나, 이는 고속 클럭 환경에서 허용 가능한 수준으로 평가된다. 또한, 설계 복잡도와 레이아웃 면적도 약 5% 감소하였다.

이 논문은 기존에 한정적이던 GN‑OB 최적화 범위를 확대함으로써, 저전력 및 고밀도 암호 하드웨어 설계에 실질적인 기여를 한다. 다만, 행렬 분해 과정에서 발생하는 추가 연산(예: 비트 마스크 계산)과 설계 자동화 도구의 지원 여부에 따라 구현 난이도가 달라질 수 있다는 점은 향후 연구 과제로 남는다.