L DACS1용 저전력 하드웨어 효율 동기화 설계

초록

본 논문은 차세대 항공 통신 표준인 L‑DACS1의 OFDM 신호에 대해 심볼 타이밍 오프셋(STO)과 반주파수 오프셋(CFO)을 저전력·저자원으로 정확히 추정하는 하드웨어 동기화 모듈을 제안한다. 제안 알고리즘은 프랙셔널 CFO와 STO를 동시에 추정하며, Xilinx xc7z020 FPGA에 구현했을 때 LUT, FF, DSP 사용량이 각각 6.5 %, 3.7 %, 6.4 %에 불과하고 동적 전력은 1 mW 이하로 매우 효율적이다. 시뮬레이션 결과는 기존 방식 대비 높은 정확도와 견고한 잡음 저항성을 보여준다.

상세 분석

L‑DACS1은 기존 아날로그 항공 통신을 디지털화하고, OFDM을 채택함으로써 대역폭 효율과 데이터 전송률을 크게 향상시킨다. 그러나 OFDM은 서브캐리어 간 직교성을 유지하기 위해 정확한 STO와 CFO 보정이 필수적이며, 특히 항공 환경에서 발생하는 다중 경로와 고속 이동에 의해 동기화 오차가 크게 증가한다. 기존 연구들은 주로 소프트웨어 기반 혹은 고성능 DSP를 이용한 복잡한 연산에 의존했으며, 전력 소모와 하드웨어 자원 요구가 항공기의 제한된 전자 시스템에 부적합했다.

본 논문이 제안하는 동기화 구조는 두 단계로 구성된다. 첫 번째 단계는 프리앰블(특정 반복 패턴)과 상관 연산을 이용해 STO를 추정한다. 여기서는 복소수 곱셈 대신 비트 시프트와 누산을 활용해 연산량을 최소화했으며, 파라미터 테이블을 미리 계산해 LUT에 저장함으로써 실시간 연산을 거의 없앤다. 두 번째 단계는 추정된 STO를 보정한 후, 복소수 곱셈 기반의 교차 상관을 통해 반주파수 오프셋을 추정한다. 특히, 반주파수 오프셋을 정밀하게 측정하기 위해 프랙셔널 CFO를 고려한 이중‑루프 구조를 도입했으며, 이는 기존 정수‑단위 CFO 보정에 비해 3 dB 이상의 SNR 이득을 제공한다.

하드웨어 구현 측면에서 저자는 Xilinx xc7z020clg484‑1 FPGA를 선택하고, 전체 설계를 RTL 수준에서 VHDL로 기술했다. LUT와 FF는 파이프라인 레지스터와 상태 머신을 효율적으로 배치함으로써 사용량을 최소화했으며, DSP 블록은 복소수 곱셈과 FFT 연산에만 제한적으로 사용했다. 파이프라인 딜레이는 4클럭 사이클로 고정돼 실시간 처리에 충분한 여유를 제공한다. 전력 분석 결과, 동기화 모듈만의 동적 전력은 0.9 mW 수준으로, 전체 시스템 전력 예산의 5 % 이하에 해당한다.

Monte‑Carlo 시뮬레이션에서는 다양한 SNR(0 dB~30 dB)과 채널 모델(레일리, Rician) 하에서 STO 평균 오차가 0.12 샘플, CFO 평균 오차가 0.018 Hz 이하로 측정되었다. 이는 기존 문헌에 보고된 동일 조건 하의 0.25 샘플·0.04 Hz보다 현저히 우수한 성능이다. 또한, 하드웨어 자원 대비 성능 비율을 평가한 결과, 제안 방식은 기존 FPGA 기반 동기화 설계 대비 2배 이상의 효율성을 보였다.

요약하면, 이 논문은 항공용 OFDM 시스템에 필수적인 동기화 기능을 저전력·저자원으로 구현함으로써, 항공기의 전자 설계 제약을 만족시키면서도 높은 동기화 정확도를 달성한 점이 가장 큰 공헌이다.