대규모 과학 연산을 위한 FPGA 기반 시스템 JANUS

초록

본 논문에서는 모듈형 대규모 병렬 및 재구성 가능한 FPGA 기반 컴퓨팅 시스템인 JANUS를 소개한다. 각 JANUS 모듈은 연산 코어와 호스트로 구성된다. 연산 코어는 최근접 이웃 데이터 링크를 갖는 4×4 배열의 FPGA 기반 처리 요소들로 이루어져 있다. 각 처리 요소는 또한 JANUS 호스트인 일반 PC에 연결된 I/O 노드와 직접 연결된다. JANUS는 규칙적인 코드 구조, 비전형적인 데이터 조작 명령, 그리고 비교적 작은 데이터베이스 크기를 특징으로 하는 어려운 과학 응용 프로그램군을 위해 설계되었지만, 그 적용 범위는 이에 국한되지 않는다. 본 논문에서는 이 구성 가능한 머신의 아키텍처를 상세히 논의하고, 통계역학의 몬테카를로 시뮬레이션에 대한 적용 사례에 초점을 맞춘다. 해당 응용 분야에서 JANUS는 뛰어난 성능을 보이며, 경우에 따라 단일 JANUS 처리 요소가 최신 고성능 PC보다 약 1000배 빠른 속도를 달성한다. 또한 다른 과학 응용 분야에서의 JANUS 역할에 대해서도 논의한다.

상세 요약

JANUS 시스템은 FPGA를 기반으로 한 맞춤형 프로세서 어레이를 활용함으로써 전통적인 CPU·GPU 기반 슈퍼컴퓨터와는 다른 설계 철학을 제시한다. 4×4 격자 형태의 16개 처리 요소는 각각 독립적인 로직을 구현할 수 있을 뿐 아니라, 최근접 이웃 간에 고속 직렬 링크를 통해 데이터 교환이 가능하도록 설계되었다. 이러한 토폴로지는 격자형 격자(스테레오) 구조를 갖는 물리 시뮬레이션, 특히 스핀 모델이나 격자 기반 몬테카를로 알고리즘에 최적화된 형태이다. 데이터 흐름이 규칙적이고, 연산이 반복적이며, 메모리 접근 패턴이 예측 가능한 경우 FPGA 내부에 맞춤형 연산 유닛을 하드와이어링함으로써 클럭당 수행 가능한 연산 수를 크게 늘릴 수 있다.

호스트 PC는 주로 I/O 관리와 작업 스케줄링, 결과 수집 역할을 담당한다. 이와 같은 하이브리드 구조는 개발자가 고수준 언어(C, Fortran)로 시뮬레이션 로직을 구현하고, 핵심 연산만을 VHDL/Verilog 등 하드웨어 기술 언어로 재구성하도록 허용한다. 따라서 개발 비용과 시간은 기존 ASIC 설계에 비해 현저히 낮아지면서도, ASIC 수준의 성능을 얻을 수 있다.

성능 측면에서 논문이 제시한 “단일 처리 요소가 고성능 PC보다 1000배 빠름”이라는 수치는 특정 벤치마크, 예컨대 2차원 이소스핀 모델의 단일 스핀 플립 연산에 대한 결과이다. 이러한 가속은 연산이 비트 수준에서 수행될 수 있을 때, 즉 논리 연산이 복잡하지 않고 데이터가 로컬에 머무를 때 극대화된다. 반면, 대규모 메모리 접근이 빈번하거나 비정형 데이터 구조를 요구하는 응용(예: 대규모 행렬 연산, 딥러닝 트레이닝)에서는 현재의 4×4 격자와 제한된 온칩 메모리 용량이 병목이 될 가능성이 있다.

또한, 재구성 가능성은 장점이지만 동시에 설계 복잡성을 내포한다. 각 응용에 맞는 하드웨어 모듈을 설계하려면 FPGA 설계 경험이 필요하고, 검증 및 디버깅 과정이 전통적인 소프트웨어 개발보다 오래 걸릴 수 있다. 따라서 JANUS는 “규칙적인 코드 구조와 제한된 데이터베이스”라는 전제 하에 가장 큰 효과를 발휘한다는 점을 명심해야 한다.

향후 확장성을 고려한다면, 처리 요소 수를 4×4에서 8×8 혹은 16×16으로 확대하고, 고대역폭 인터커넥트(예: HBM, SerDes)와 결합한다면 보다 일반적인 과학·공학 문제에도 적용 가능할 것이다. 또한, 최신 고수준 합성(HLS) 툴의 발전으로 C/C++ 코드를 직접 FPGA 로직으로 변환하는 워크플로우가 정착된다면, 비전문가도 JANUS와 유사한 시스템을 손쉽게 활용할 수 있을 것으로 기대된다.