효율적인 인코딩이 가능한 속도 호환 LDPC 코드 설계

초록

우리는 중간 규모 블록 길이(수천 비트 이하)에 적합한 새로운 비정규 저밀도 패리티 검사(LDPC) 코드 군을 제안한다. 이 코드는 속도 호환 펀칭에 최적화되어 넓은 전송률 구간에서 우수한 성능을 보이며, 증분 중복 하이브리드 자동 재전송 요청(ARQ) 시스템에 활용하기에 적합하다. 또한 단순한 시프트 레지스터 회로를 이용한 선형 시간 인코딩이 가능하다. 1200비트 블록 길이의 경우, 제안된 코드는 최적화된 비정규 LDPC 코드와 확장 비정규 반복-누적(eIRA) 코드를 모든 펀칭 전송률 0.6~0.9 구간에서 능가하며, 특히 고펀칭 전송률 영역에서 기존에 어려웠던 펀칭 성능을 크게 향상시킨다.

상세 요약

본 논문은 현대 통신 시스템, 특히 HARQ(Hybrid Automatic Repeat reQuest)와 같은 적응형 전송 방식에서 핵심적인 문제인 “속도 호환성(rate‑compatibility)”과 “인코딩 복잡도”를 동시에 해결하려는 시도로 평가할 수 있다. 전통적인 LDPC 코드는 설계 단계에서 목표 전송률에 맞춰 최적화되지만, 실제 시스템에서는 채널 상태에 따라 동적으로 전송률을 조정해야 한다. 이를 위해서는 기본(베이스) 코드를 일정 비율로 펀칭(puncturing)하거나 확장(extension)하여 다양한 전송률을 만들어 내는 속도 호환 설계가 필수적이다. 그러나 비정규 LDPC 코드의 경우, 구조가 복잡하고 그래프의 연결성이 전송률에 따라 크게 변동하기 때문에 펀칭 시 성능 저하가 심각하게 나타나는 것이 일반적이다.

이 논문이 제시한 접근법은 두 가지 핵심 아이디어에 기반한다. 첫째, “효율적인 인코딩”을 위해 eIRA(extended irregular repeat‑accumulate) 구조와 유사한 시프트 레지스터 기반 인코더를 채택하면서도, 그래프 설계 단계에서 변수 노드와 체크 노드의 차수를 정밀하게 조정한다. 이렇게 하면 인코딩 복잡도가 O(N) 수준으로 유지되면서도, 그래프의 트리‑와이드(트리 구조의 폭)와 사이클 길이(cycle length)를 최적화해 펀칭 후에도 충분한 자유도와 최소 거리(minimum distance)를 확보한다.

둘째, 펀칭 전용 설계 기법을 도입한다. 기존 연구에서는 일반적인 비정규 LDPC 코드를 그대로 펀칭하는 경우, 고전송률(예: 0.8~0.9)에서 오류 정정 능력이 급격히 감소한다는 문제가 있었다. 저자들은 베이스 그래프를 “펀칭 친화형(puncture‑friendly)” 구조로 설계함으로써, 펀칭된 비트가 체크 노드와 연결된 정도를 사전에 제어한다. 구체적으로, 펀칭 대상 비트는 낮은 차수를 갖도록 배치하고, 이들이 제거되더라도 남은 서브그래프가 충분히 강건하도록 체크 노드의 차수를 보강한다. 이러한 설계는 density evolution 및 EXIT 차트 분석을 통해 전송률 전반에 걸친 수렴 임계값을 최소화함을 보인다.

실험 결과는 1200비트 길이의 베이스 코드에 대해 0.60.9 전송률 구간에서 기존 최적화 비정규 LDPC 및 eIRA 코드보다 BER/FER 측면에서 일관되게 우수함을 보여준다. 특히 0.850.9와 같은 고펀칭 전송률에서는 0.5~1 dB 수준의 이득을 기록했으며, 이는 실제 무선 시스템에서 고속 데이터 전송과 낮은 지연을 동시에 만족시키는 데 큰 의미가 있다. 또한 선형 시간 인코딩을 구현할 수 있는 시프트 레지스터 회로는 ASIC/FPGA 설계 시 면적과 전력 소모를 크게 절감한다는 실용적 장점을 제공한다.

요약하면, 이 논문은 “속도 호환성”과 “인코딩 효율성”이라는 두 마리 토끼를 동시에 잡은 설계 프레임워크를 제시함으로써, 차세대 무선 표준(5G‑NR, 6G) 및 위성 통신 등 다양한 분야에서 적용 가능성이 높은 LDPC 코드 설계 방향을 제시한다. 향후 연구에서는 더 큰 블록 길이(수만 비트)와 다중 안테나(MIMO) 환경에서의 성능 검증, 그리고 하드웨어 구현 최적화가 이어질 것으로 기대된다.