고속 저전력 조합 논리 기반 연속취소 디코더

초록

본 논문은 조합 논리만을 이용한 성공적 연속취소(SC) 디코더 구조를 제안한다. 낮은 클럭 주파수에서도 높은 병렬성을 활용해 짧은‑중간 블록 길이에서 높은 처리량과 에너지 효율을 달성하고, 긴 블록 길이에서는 순차 논리와 결합한 하이브리드 방식을 제시한다. ASIC·FPGA 구현 결과와 전력 분석을 통해 설계의 장점을 입증한다.

상세 분석

본 논문은 폴라 코드의 SC 디코딩 알고리즘이 본질적으로 재귀적이며 루프가 없는 구조임을 이용해 전통적인 순차 회로가 아닌 순수 조합 논리 회로로 구현할 수 있음을 보여준다. 조합형 디코더는 입력 LLR 벡터와 고정 비트 인디케이터만을 받아 한 클럭 사이클 내에 전체 코드워드의 비트를 동시에 결정한다. 이를 위해 f‑함수와 g‑함수를 최소합(min‑sum) 근사와 부호‑크기 표현으로 구현하고, 각 단계의 연산을 비교기와 가산기, XOR 게이트 등 기본 논리소자만으로 구성한다.

핵심 설계 포인트는 다음과 같다. 첫째, 재귀적 구조를 그대로 유지하면서 N/2 크기의 서브 디코더 두 개와 f, g 블록, 그리고 N/2 크기의 인코더를 계층적으로 연결함으로써 설계 복잡도를 O(N) 수준으로 제한한다. 둘째, 조합 회로의 전체 지연이 클럭 주기를 결정하므로, 파이프라인을 삽입해 지연을 여러 단계로 분할하면 처리량을 선형적으로 향상시킬 수 있다. 파이프라인 단계 수는 전력·면적·지연 트레이드오프에 따라 조절 가능하다. 셋째, 긴 블록 길이(N≥1024)에서는 순차 로직을 일부 차용한 하이브리드 구조를 도입한다. 하이브리드 디코더는 초기 단계에서 조합형 서브 디코더를 사용해 빠른 초기 결정(예: 고정 비트, 저율 코드)만을 수행하고, 이후 남은 비트는 전통적인 순차 SC 디코더가 처리하도록 설계한다. 이 방식은 조합형 회로의 높은 전력 효율과 순차 회로의 낮은 면적·복잡성을 동시에 활용한다.

전력 분석 결과, 동일한 처리량을 목표로 한 순차형 디코더에 비해 조합형 디코더는 클럭 주파수가 1/10 수준으로 낮아도 동일한 비트당 에너지(J/bit)를 30 % 이상 절감한다. ASIC 구현에서는 64‑bit 코드에 대해 1.2 Gb/s 처리량을 150 MHz 클럭으로 달성했으며, FPGA 구현에서는 2 Gb/s 수준을 200 MHz 이하 클럭으로 구현했다. 또한, 파이프라인 단계가 늘어날수록 전력 소모는 약간 증가하지만 처리량은 거의 선형적으로 증가한다는 점이 실험을 통해 확인되었다.

이 논문은 조합 논리 기반 SC 디코더가 기존 순차형 설계와 비교해 높은 처리량·저전력이라는 두 마리 토끼를 잡을 수 있음을 증명하고, 특히 짧은‑중간 블록 길이와 실시간 코드 레이트 변환이 요구되는 시스템(예: 5G NR, IoT)에서 유용한 설계 방향을 제시한다.