무작위 소자 불일치를 활용한 학습형 뉴로모픽 회로

초록

본 논문은 65 nm CMOS 공정에서 구현한 Trainable Analogue Block(TAB) 칩을 소개한다. 소자 불일치가 발생시키는 무작위 변이를 입력 신호의 고차원 투영에 이용하고, 입력‑은닉‑출력 3계층 구조를 통해 선형 회귀 및 비선형 회귀 과제를 학습한다. 은닉 뉴런 수와 출력 가중치 해상도가 학습 정확도에 미치는 영향을 실험적으로 분석하였다.

상세 요약

TAB 시스템은 생물학적 신경 집단 코딩에서 영감을 얻은 하드웨어 구현이다. 입력 레이어는 아날로그 전압으로 신호를 받아들이고, 각 은닉 뉴런은 고유의 전압‑전류 변환 특성을 갖는 트랜스컨덕턴스 기반 전류 미러 회로로 구성된다. 65 nm 공정에서 발생하는 임계전압(Vth) 및 트랜스컨덕턴스(gm) 변동은 각 뉴런의 튜닝 커브를 서로 다르게 만든다. 이 무작위성을 고차원 임베딩(랜덤 프로젝션)으로 활용함으로써, 원래 저차원 입력 공간에 존재하던 비선형 관계를 선형 결합만으로도 근사할 수 있다.

학습 단계에서는 출력 레이어의 가중치를 디지털 가중치 레지스터에 저장하고, 최소제곱법(LSM) 혹은 정규화된 리지 회귀(Ridge) 방식을 이용해 최적값을 계산한다. 논문에서는 오프‑칩 호스트 PC에서 가중치를 계산한 뒤, SPI 인터페이스를 통해 TAB에 프로그래밍하는 방식으로 실험을 진행하였다. 은닉 뉴런 수를 10, 30, 100, 300 등으로 변화시켰을 때, 평균 제곱 오차(MSE)는 뉴런 수가 증가함에 따라 기하급수적으로 감소했으며, 300개 뉴런에서는 10⁻⁴ 수준의 높은 정확도를 달성했다.

출력 가중치 해상도는 8비트, 10비트, 12비트로 변환해 실험했으며, 비트 수가 늘어날수록 정밀도가 향상되지만, 전력 소모와 라인 레이아웃 복잡도가 동시에 증가한다는 트레이드오프가 존재한다. 특히 10비트 이상에서는 오차 감소율이 포화에 가까워져, 실용적인 설계에서는 8~10비트가 적절한 선택임을 제시한다.

또한, 각 은닉 뉴런의 튜닝 커브를 통계적으로 분석한 결과, 평균 표준편차가 15 % 수준으로 넓은 분포를 보였으며, 이는 랜덤 프로젝션의 다양성을 보장한다. 그러나 과도한 변동은 일부 뉴런이 포화 영역에 머무르게 하여 학습 효율을 저하시킬 수 있다. 이를 완화하기 위해 설계자는 트랜지스터 크기를 조절하거나, 바이어스 전압을 미세 조정해 평균적인 동작점을 중앙에 위치시키는 방법을 제안한다.

전력 측면에서는 전체 칩이 1.2 V 공급 전압에서 동작하며, 은닉 레이어가 활성화된 상태에서 평균 전력 소모는 3.8 mW에 불과했다. 이는 기존 디지털 신경망 가속기에 비해 10배 이상 효율적인 수치이며, 저전력 IoT 디바이스나 엣지 컴퓨팅에 적용 가능성을 시사한다.

결론적으로, 본 연구는 소자 불일치를 회피하기보다 적극적으로 활용함으로써, 복잡한 회로 설계 없이도 고차원 임베딩과 학습 능력을 구현한 최초의 65 nm TAB 프로토타입을 제시한다. 향후에는 온칩 학습 알고리즘, 다중 입력/다중 출력 구조, 그리고 비선형 활성화 함수를 하드웨어적으로 구현하는 방안이 연구될 전망이다.